【正文】 法，于1977年得到美國政府的正式許可，是一種用56位密鑰來加密64位數(shù)據(jù)的方法?；赩erilog HDL的優(yōu)越性，IEEE于1995年制定了Verilog HDL的IEEE標準， 2005年System Verilog IEEE18002005標準的公布，更使得Verilog語言在綜合，仿真驗證和模塊的重用等性能方面都有大幅度提高。隨著計算機、集成電路、電子系統(tǒng)設計的發(fā)展，EDA技術先后經歷了計算機輔助設計CAD(Computer AssistDesign)、計算機輔助工程設計CAE(Computer Assist Engineering Design)及電子系統(tǒng)設計自動化ESDA(Electronic System Design Automation)三個發(fā)展階段?，F(xiàn)在它已成為IEEE的工業(yè)標準硬件描述語言之一。b) 具有豐富的模擬仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設計早期就能查驗設計系統(tǒng)功能的可行性，隨時可對設計進行仿真模擬，將設計中邏輯上的錯誤消滅在組裝之前。SE版和OEM版在功能和性能方面有較大差別，比如對于大家都關心的仿真速度問題，以Xilinx公司提供的OEM版本ModelSim XE為例，對于代碼少于40000行的設計，ModelSim SE 比ModelSim XE要快10倍；對于代碼超過40000行的設計，ModelSim SE要比ModelSim XE快近40倍。這樣，64位密鑰丟棄每個第8位即得到56位密鑰，如圖32所示。5) 將左明文和右明文重接起來，對組成的塊進行最終置換（Final Permutation，F(xiàn)P）6) 這個過程的結果得到64位密文。然后對兩塊進行16輪操作。相應移動后，選擇56位中的48位。這兩位實際上是重復4位塊的第1位和第4位。表36 右明文擴展置換表32123456789891011121314151617161718192021222324252425262728293031321由表35可知密鑰變換將56位密鑰壓縮成48位，而擴展置換將32位右明文擴展為48位。表37顯示了P盒。如信用卡持卡人的PIN的加密傳輸、IC卡與POS間的雙向認證、金融交易數(shù)據(jù)包的MAC校驗等，均用到DES算法。圖41 DES算法框圖經過16次迭代運算后，得到L1R16，將此作為輸入，進行逆置換，即得到密文輸出。從子密鑰的生成算法描述圖中我們可以看到：初始Key值為64位，但DES算法規(guī)定，其中第1…64位是奇偶校驗位，不參與DES運算。其中密鑰產生模塊被desround模塊調用。在16次左移操作中，總共向左移動了28bit，這樣就保證了C16=C0，D16=D0，即（C16，D16）的內容和（C0，D0）完全相同。non_perm_key=(0)。 non_perm_key_var[27:0]= semi_key。 semi_key= perv_key_var[27:0]?！璶ew_key_var[2]= non_perm_key_var[20]。S代換部件在整個DES算法中所占比重較大，一共有8個模塊，是設計中需要關注的部分。本章節(jié)通過邏輯電路法實現(xiàn)S代換部件。假設32bit的輸入為： R=r，r，…，r32bit的輸入被分為8組，每組4bit，再把每組4bit前后各加一個bit，從而擴展為6bit。 R_o=(0)。 expandedR[0]=R_i_var[31]。 Soutput[31:28]=s1_i。ready_o信號持續(xù)一個時鐘周期以后又變?yōu)榈碗娖?，load_i再次上跳為高電平，模塊對下一個明文分組進行加密。流水線結構設計通過一個時鐘周期即可進行一個數(shù)據(jù)塊的加密，通過占用資源換取速度性能的提高。對密鑰變換原理進行分析可以發(fā)現(xiàn)，每一輪子密鑰的產生只是將初始密鑰經過置換和不同次數(shù)的循環(huán)移位。 總結本文主要使用Verilog HDL語言編寫DES加密模塊設計的實現(xiàn)，簡要介紹了Verilog HDL在EDA仿真設計中的應用，體現(xiàn)了Verilog HDL語言的靈活方便及無窮“魅力”。致謝大學生活即將結束，論文也終于完成，從論文選題到搜集資料，從寫稿到反復修改，期間經歷了喜悅、聒噪、痛苦和彷徨，在寫作論文的過程中心情是如此復雜。再次向那些培養(yǎng)、教育過自己的老師，關心、幫助過自己的同學們表示真誠的感謝，無論身處何地，我都會想你們！參考文獻[1] 張延偉 楊金巖，Verilog HDL 程序設計實例詳解，人民郵電出版社，2008，258276[2] Tomst Denis ，Simon Johnson，沈曉斌，程序員密碼學，機械工業(yè)出版社，2006，1631[3] 毛明 ，大眾密碼學， 高等教育出版社，2003，513[4] Ranjan Bose ， 吳傳坤 ，信息論編碼與密碼學，機械工業(yè)出版社，2005，1835[5] 潘松，黃繼業(yè)，EDA技術與VHDL，北京：清華大學出版社，2007，311316[6] 夏宇聞，Verilog 數(shù)字系統(tǒng)設計教程，北京航空航天大學出版社，2008，1419 [7] 夏宇聞，復雜數(shù)字電路與系統(tǒng)的Verilog HDL設計技術，北京航空航天大學出版社，2005，2036[8] 趙世強，許杰，王興亮，電子電路EDA技術，西安電子科技大學出版社，2002，614[9] 譚會生，張昌凡，EDA技術及應用，西安電子科技大學出版社，2001，112[10] 夏路易，電子電路EDA，太原理工大學出版社，2003，1021[11] 夏宇聞，Verilog教程課件，北京航空航天大學出版社，2007,116[12] 劉寶琴，數(shù)字電路與系統(tǒng)，北京清華大學出版社，1993,1223[13] 李國洪，沈明山，可編程器件EDA技術與實踐，北京：機械工業(yè)出版社，2004，2538[14] Samir HDL A Guide to Design and Synthesis 2th Edition,SunSoft Press A Prentice Hall Title ,2003,718[15] Wade Trappe Lawrence ，Cryptography and coding theory，Bejing: China Machine Press，2005，12037。在此，我要感謝所有曾經教導過我的老師和關心過我的同學，感謝周彥良老師在畢業(yè)設計過程中給我講解設計思想，幫我理清思路，使我的畢業(yè)設計順利進行。隨著硬件描述語言Verilog HDL的普及以及FPGA的廣泛應用，它必將在硬件設計領域發(fā)揮更重要的作用。采用此方法大大簡化了程序語言、節(jié)約了硬件的資源開銷。由于16輪運算都只占用一輪運算所需的硬件資源，使硬件的開銷大大減少。 next_R=(L_i^f)。 iteration=(iteration_i)。 end else begin L_o=(R_i)。而第一組加的一個bit是擴展前的第32bit，第八組后面加上的一個bit則是擴展前第一組的頭一個bit。S部件代換模塊S1,S8仿真波形分別如圖47和圖48所示。l 如果將輸入位的最左或最右端的位固定，變化中間的4位，每個可能的4位輸出只能得到一次。new_key_var[0]= non_perm_key_var[24]。 non_perm_key_var[55:28]= semi_key。 prev0= semi_key[27]。 begin semi_key= prev_key_var[55:28]。解密和加密時所用的外部密鑰K完全相同，只是在解密時內部16步非線性變換所用的內部子密鑰應按K16，…K2，K1的次序使用。resetdecrypt_iclkload_idata_i[63…0]key_i[63…0]data_o[63…0]ready_o圖43 DES加密模塊頂層的外部接口表47 DES加密模塊部分端口功能說明類型端口描述inputload_idata loadinputdecrypt_iencrypt controlinput[63…0]data_idata inputinput[63…0]key_iexternal secret keyoutput[63…0]data_odata outputoutputready_oready output 密鑰產生模塊key_gen設計DES算法中16輪非線性變換所用到的16個內部子密鑰，都是DES由內部變換子密鑰產生器產生的，DES的外部輸入密鑰K由64bit組成，即K=（K，K，…，K） 64bit的外部密鑰K包含了8個字節(jié)，每個字節(jié)有8bit。即經過縮小選擇換位后，Key的位數(shù)由64位變成56位，此56位分為C0、D0兩部分，各28位，然后分別進行第1次循環(huán)左