【正文】 輸?shù)碗娖剑ㄉ铑伾c），傳輸高電平（淺顏色點） ? 分別求出平均電阻 ? 傳輸高電平等效電阻約為低電平 2－ 3倍 67 NMOS傳輸高電平和低電平 ? 由于工作狀態(tài)不同，以及襯偏效應(yīng)的影響 ? NMOS傳輸高電平過程的 等效電阻 近似為傳輸?shù)碗娖綍r的 23倍 C LVcV outV in68 PMOS傳輸門傳輸特性 C LV cV outV in漏端 (G) (s) (D) 傳輸 高 電平情況 傳輸 低 電平情況 器件先處于飽和區(qū)， 后處于線性區(qū) 器件始終處于飽和區(qū) , 直到截止 69 NMOS/PMOS傳輸門： RC延遲 ? 沿用反相器部分的分析模型，寬度為 W的 PMOS導(dǎo)電因子為 K，等效電阻為 R0，漏電容為 C0，并有遷移率 2倍近似 ? 如果負(fù)載電容只有傳輸管的漏電容，則寬度為 W的 NMOS的 傳輸延遲 ： 0021CRt p H L ?C LV cV outV in00CRt p L H ?70 傳輸管（ NMOS/PMOS傳輸門） ? 結(jié)構(gòu)簡單 ? 有閾值損失 ? NMOS高效傳輸?shù)碗娖?，低效傳輸高電? ? PMOS載流子遷移率小， NMOS傳輸門應(yīng)用更多 C LV cV outV inC LVVVcin o u t 傳輸門的基本特性 ? (1) 傳輸門的傳輸特性 ? CMOS傳輸門： 利用了 NMOS管和 PMOS管的各自優(yōu)勢，實現(xiàn)了無損失的電平傳輸。 3 2 1 0Y A B C A B C A B C A B C? ? ? ?北京大學(xué)微電子學(xué)系 賈嵩 2022 90 傳輸門陣列邏輯 ? 多功能發(fā)生器 (多功能塊 ) ? 為了獲得更好的性能，采用 CMOS傳輸門 。 ? 動態(tài)邏輯電路利用電容的存儲效應(yīng)來保存信息，即使輸入信號不存在，輸出狀態(tài)也可以在一定程度上保持。 北京大學(xué)微電子學(xué)系 賈嵩 2022 99 100 動態(tài)電路特性 ? 邏輯功能由 NMOS下拉網(wǎng)絡(luò)實現(xiàn) ? 扇入為 N的電路需要晶體管數(shù)目 N + 2 (對照互補(bǔ) CMOS 2N 個 ) ? 輸出全擺幅信號 (VOL = GND and VOH = VDD) ? 無比邏輯 ? 速度快 ? 輸入電容小 (Cin)，每個輸入只連接一個 NMOS ? 輸出電容小，只有 NMOS和一個 PMOS的漏區(qū)電容 Out Clk Clk A B C Mp Me 101 動態(tài)電路的輸出節(jié)點 ? 一旦輸出節(jié)點放電，就無法恢復(fù)，只有等到下一個預(yù)充階段 ? 求值階段，輸入最多只能變化一次 ? 求值階段，輸出節(jié)點如果沒有被下拉通路放電，則處于高阻態(tài)，電路狀態(tài)由電容上存儲的電荷決定 Out Clk Clk A B C Mp Me ((AB)+C) 預(yù)充 求值的動態(tài) CMOS電路 ? (2) 電荷分享問題 ? X節(jié)點存在寄生電容 CX。 多米諾 CMOS電路 ? (1) 多米諾 CMOS電路的結(jié)構(gòu)特點 ? 工作過程： ? 假設(shè)求值階段 A=B=C=D=E=1，各級電路的動態(tài)節(jié)點電壓依次下降，輸出電壓依次上升。 ? C為亞穩(wěn)態(tài)， 有 很大的電壓增益，從而進(jìn)入 A或者 B這兩個穩(wěn)定狀態(tài)之一 。 ? “ 空翻 ” 問題 DRS ??北京大學(xué)微電子學(xué)系 賈嵩 2022 128 D鎖存器和 D觸發(fā)器 ? 基于傳輸門的 D鎖存器 ? clk高電平期間，上面的 TG導(dǎo)通，下面的 TG斷開，輸入信號 D被傳送到輸出端； ? clk低電平期間 ， 上面的 TG端口，下面的 TG導(dǎo)通，雙穩(wěn)態(tài)電路保持電路狀態(tài) 。 北京大學(xué)微電子學(xué)系 賈嵩 2022 143 動態(tài)時序邏輯單元 ? 動態(tài)時序邏輯單元 ： 利用電容存儲電荷動態(tài)保存電路狀態(tài) 。 ? Vout(0)=0， Vout(T)=VDD ? PUN對 CL充電 ,電源提供的能量為 ? 其中， ? 得 0()DDTV D DE V i t d t? ?dtdVCti o u tL?)(20DDDDVV D D L o u t L D DE V C d V C V???北京大學(xué)微電子學(xué)系 賈嵩 2022 150 CMOS電路的功耗來源 ? (1) 開關(guān)功耗 ? 這些能量一部分消耗在 PUN上，另一部分存儲到負(fù)載電容上 。 北京大學(xué)微電子學(xué)系 賈嵩 2022 147 CMOS邏輯電路的功耗 ? CMOS電路的功耗來源 ? 低功耗技術(shù) 北京大學(xué)微電子學(xué)系 賈嵩 2022 148 CMOS電路的功耗來源 ? 動態(tài)功耗： 電路進(jìn)行邏輯電平轉(zhuǎn)換過程中的功耗 ? 開關(guān)功耗 Psw ? 短路功耗 Psc ? 靜態(tài)功耗： 電路處于穩(wěn)定狀態(tài)的功耗 ? (1) 開關(guān)功耗 ? 電路在開關(guān) (switch)過程中對輸出節(jié)點的負(fù)載電容充、放電所消耗的功耗。 ? 主從結(jié)構(gòu)的 JK觸發(fā)器 解決“空翻”問題。 Q北京大學(xué)微電子學(xué)系 賈嵩 2022 126 雙穩(wěn)態(tài)電路和 RS鎖存器 ? 時鐘同步 RS鎖存器 ?clk低電平期間，鎖存器處于保持狀態(tài)； ?clk高電平期間， RS信號輸入到或非門，鎖存器可以被置位和復(fù)位。 北京大學(xué)微電子學(xué)系 賈嵩 2022 117 118 Ci=Gi+PiCi1 適宜實現(xiàn)有嵌套的函數(shù) 多輸出多米諾電路實現(xiàn) 4位進(jìn)位鏈 V DDC0PPP123P4G G G1 2 3 G 4CCCC4321? 鎖存器和觸發(fā)器 ? 雙穩(wěn)態(tài)電路和 RS鎖存器 ? D鎖存器和 D觸發(fā)器 ? 其它功能的時序邏輯單元 ? 動態(tài)時序邏輯單元 ? 多位時序邏輯電路 北京大學(xué)微電子學(xué)系 賈嵩 2022 119 120 時序邏輯電路 ? 時序邏輯電路的輸出不僅與 當(dāng)前的輸入變量 有關(guān)，還與 系統(tǒng)原來的狀態(tài) 有關(guān)，必須有 存儲部件 用來記憶電路前一時刻的工作狀態(tài) ? 輸出方程 ? 狀態(tài)方程 ? ?1( ) ( ) , ( )Y n f X n Z n?? ?2( 1 ) ( ) , ( )Z n f X n Z n??121 時序特性 clock In Out data stable output stable output stable time time time clock tsu thold tcq 122 System Timing Constraints Combinational Logic clock Outputs Next State Current State Inputs T ? tcq + tplogic + tsu T (clock period) 123 例題 模塊 最大延遲時間 (ps) Adder 600 Result Mux 60 Early Bypass Mux 100 Middle Bypass Mux 80 Late Bypass Mux 75 2mm wire 100 ? Itanium處理器的算術(shù)邏輯單元的結(jié)構(gòu)圖 ,如果觸發(fā)器的建立時間為 65ps,clk到輸出 Q的延遲時間為 50ps,而其他組合邏輯的延遲時間如表 1中所示 ,則請計算該 ALU可以正確工作的最小時鐘周期是多少 ? 雙穩(wěn)態(tài)電路和 RS鎖存器 ? 雙穩(wěn)態(tài)電路由兩個交叉耦合的反相器構(gòu)成 ， 兩個節(jié)點電壓 (V1，V2)分別 有邏輯 ‘1’ 和 ‘0’ 兩個穩(wěn)定的狀態(tài) 。 北京大學(xué)微電子學(xué)系 賈嵩 2022 109 110 Domino Logic In1 In2 PDN In3 Me Mp Ф Ф Out1 In4 PDN In5 Me Mp Ф Ф Out2 Mkp 1 ? 1 1 ? 0 0 ? 0 0 ? 1 111 Why Domino? Ф Ф Ini PDN Inj Ini Inj PDN Ini PDN Inj Ini PDN Inj Like falling dominos! 112 級連電路中，各級信號會通過一級級的連鎖反應(yīng)傳遞電平。 北京大學(xué)微電子學(xué)系 賈嵩 2022 98 預(yù)充 求值的動態(tài) CMOS電路 ? (1) 預(yù)充 求值動態(tài)電路 ? 動態(tài)電路的優(yōu)點： ? 無比電路； ? 減小面積、提高速度。 北京大學(xué)微電子學(xué)系 賈嵩 2022 92 93 傳輸門邏輯形式 ? 文獻(xiàn)報道了很多種基于傳輸門的邏輯形式 動態(tài) CMOS邏輯電路 ? 靜態(tài)邏輯電路靠穩(wěn)定的輸入信號使 MOS管保持導(dǎo)通或截止，從而維持穩(wěn)定的輸出狀態(tài)。 兩輸入或門 兩輸入與門 北京大學(xué)微電子學(xué)系 賈嵩 2022 82 83 用傳輸門實現(xiàn)組合邏輯 用傳輸門實現(xiàn) 2輸入或門的電路 問題：為什么 M1不用 CMOS傳輸門 84 傳輸門組合邏輯 傳輸門結(jié)構(gòu) A BYVDD= A + BMMMM N1N2P2P1互補(bǔ) CMOS結(jié)構(gòu) ? 傳輸門結(jié)構(gòu)靈活，可以用較少的器件實現(xiàn)邏輯功能 ? 傳輸門級聯(lián)，速度平方退化 ? 實際的傳輸門電路一般需要輸入 /輸出端加反相器 ? 傳輸門結(jié)構(gòu) 與或邏輯 一般不如互補(bǔ) CMOS結(jié)構(gòu)高效 85 異或門 ? 傳輸門結(jié)構(gòu)靈活，可以用較少的器件實現(xiàn)邏輯功能 ? 傳輸門實現(xiàn)異或等復(fù)雜邏輯門結(jié)構(gòu)效率較高 ? NMOS和 CMOS結(jié)構(gòu) V DDAB Y 用傳輸門實現(xiàn)組合邏輯 ? (2) “異或” ? 用 2個 NMOS可實現(xiàn) ? 為避免閾值損失，用 CMOS傳輸門代替 NMOS傳輸管。 ? ? 2D N N D D T N O U TI K V V V? ? ?源 漏 北京大學(xué)微電子學(xué)系 賈嵩 2022 61 62 NMOS傳輸高電平 2)(o u tTNDDNDN VVVKI ???? 輸出電壓：有閾值損失 ? 工作在飽和區(qū)，但是電流不恒定 ? 襯偏效應(yīng) ? 增加閾值損失 ? 減小電流 ? 低效傳輸高電平 (電平質(zhì)量差，充電電流小 ) )22(0 foutfTNTN VVV ??? ????C LV cV outV inVin=VDD,Vc=VDD， Vout＝ VDD－ Vth 傳輸門的基本特性 ? (1) 傳輸門的傳輸特性 ? NMOS傳輸?shù)碗娖剑? ? 假設(shè) Vin=0， VC=VDD， Vout(0)=VDD， ? NMOS先飽和，后線性， ? Vout=Vin=0時，流過 NMOS的電流才變?yōu)榱?，無閾值損失。 ? 四個數(shù)據(jù)的選擇信號： ? 根據(jù)真值表，可以得到輸出的 邏輯表達(dá)式： 1 1 0 2 1 0 3 1 0 4 1 0 , , , C s s C s s C s s C s s? ? ? ?s1 s0 Y 0 0 D0 0 1 D1 1 0 D2 1 1 D3 1 0 0 1 0 1 1 0 2 1 0 3 Y s s D s s D s s D s s D? ? ? ?北京大學(xué)微電子學(xué)系 賈嵩 2022 47 用靜態(tài) CMOS邏輯門實現(xiàn)組合邏輯 ? (3) 四選一多路器 ? 為避免使用太復(fù)雜的與或非門，變換邏輯表達(dá)式： ? 用了 3個相同的 二選一多路器； ? 上拉通路 和 下拉通路最多都是 2個管子串聯(lián)。 2)進(jìn)行適當(dāng)?shù)倪壿嬜儞Q和化簡 。 ?希望減小每個邏輯門的扇入系數(shù)，同時希望最后一級是反相器 。 北京大學(xué)微電子學(xué)系 賈嵩 2022 27 靜態(tài) CMOS邏輯門的分析方法 ? (3) 復(fù)雜與或非門 ? 瞬態(tài)特性 ： 上升時間考慮 PUN中串聯(lián)管子最多的通路，下降時間考慮 PDN中串聯(lián)管子最多的通路 。 ? VNLM決定于 左側(cè) Vit， VNHM決定于 右側(cè) Vit。 NMOS： 串與并或 PMOS： 串或并與 4) 靜態(tài) CMOS邏輯門保持了CMOS反相器無比電路的優(yōu)點。 PMOS邏輯塊 的作用是把輸出上拉到高電平，叫上拉網(wǎng)絡(luò) (PUN)。 ? PMOS管 MP1和 MP2并聯(lián)在 輸出端與電源 VDD之間 。 22D N , 1 N , 1 i n TN i n TN X22D N , 2 N