【正文】 200 21)(DDLVo u to u tLTo u tC VCdVVCdttiVEDD??? ??北京大學微電子學系 賈嵩 2022 151 CMOS電路的功耗來源。 ? Vout(0)=0， Vout(T)=VDD ? PUN對 CL充電 ,電源提供的能量為 ? 其中， ? 得 0()DDTV D DE V i t d t? ?dtdVCti o u tL?)(20DDDDVV D D L o u t L D DE V C d V C V???北京大學微電子學系 賈嵩 2022 150 CMOS電路的功耗來源 ? (1) 開關(guān)功耗 ? 這些能量一部分消耗在 PUN上，另一部分存儲到負載電容上 。 北京大學微電子學系 賈嵩 2022 147 CMOS邏輯電路的功耗 ? CMOS電路的功耗來源 ? 低功耗技術(shù) 北京大學微電子學系 賈嵩 2022 148 CMOS電路的功耗來源 ? 動態(tài)功耗： 電路進行邏輯電平轉(zhuǎn)換過程中的功耗 ? 開關(guān)功耗 Psw ? 短路功耗 Psc ? 靜態(tài)功耗： 電路處于穩(wěn)定狀態(tài)的功耗 ? (1) 開關(guān)功耗 ? 電路在開關(guān) (switch)過程中對輸出節(jié)點的負載電容充、放電所消耗的功耗。 北京大學微電子學系 賈嵩 2022 146 多位時序邏輯電路 ? 8位寄存器 ： clk的上升沿， 8位數(shù)據(jù) (D7－ 0)被采樣并保持輸出。 ? 時鐘 扭斜產(chǎn)生 “ 競爭冒險 ” 。 北京大學微電子學系 賈嵩 2022 143 動態(tài)時序邏輯單元 ? 動態(tài)時序邏輯單元 ： 利用電容存儲電荷動態(tài)保存電路狀態(tài) 。 ? 主從結(jié)構(gòu)的 JK觸發(fā)器 解決“空翻”問題。 北京大學微電子學系 賈嵩 2022 130 D鎖存器和 D觸發(fā)器 ? 觸發(fā)器 ： 時鐘沿敏感 ? 鎖存器 ： 時鐘電平敏感 ? 建立時間 ts ? 保持時間 th ? 延遲時間 tp： 經(jīng)過 TG3和反相器到輸出端 Q的延遲 北京大學微電子學系 賈嵩 2022 131 132 D觸發(fā)器 主 從 D觸發(fā)器 數(shù)據(jù)建立時間 ? ?s p ( i n v )p T G 2t t t??133 D觸發(fā)器 Q D clk QM I1 I2 I3 I4 I5 I6 T2 T1 T3 T4 Master Slave !clk clk 134 D觸發(fā)器 Q D clk QM I1 I2 I3 I4 I5 I6 T2 T1 T3 T4 Master Slave !clk clk master transparent slave hold master hold slave transparent 135 D觸發(fā)器的時序特性 ? 分析方便起見，假設(shè)反相器和傳輸門的延遲時間表示為： tpd_inv 和 tpd_tx, 并且時鐘反相器的延遲時間為 0 ? Setup time time before rising edge of clk that D must be valid ? Propagation delay time for QX to reach Q 3 * tpd_inv + tpd_tx tpd_inv + tpd_tx QX 136 D觸發(fā)器 Q D clk QM I1 I2 I3 I4 I5 I6 T2 T1 T3 T4 Master Slave !clk clk 137 建立時間仿真過程 0 . 500 . 511 . 522 . 530 0 . 2 0 . 4 0 . 6 0 . 8 1Volts Time (ns) D clk Q QM I2 out tsetup = ns works correctly 138 Setup Time 0 . 500 . 511 . 522 . 530 0 . 2 0 . 4 0 . 6 0 . 8 1Volts Time (ns) D clk Q QM I2 out tsetup = ns fails 139 傳輸延遲仿真 0 . 500 . 511 . 522 . 530 0 . 5 1 1 . 5 2 2 . 5Volts Time (ns) tcq(LH) = 160 psec tcq(HL) = 180 psec tcq(LH) tcq(HL) D clk Q 140 D鎖存器和 D觸發(fā)器 帶有直接置位和直接復(fù)位的主 從 D觸發(fā)器 1）異步置位 SD 異步復(fù)位 RD 2）輸出有反相器 3）減小輸出的 延遲 141 Latches vs Flipflops ? Latches ? 時鐘電平敏感電路 – 時鐘有效電平期間透明－ transparent mode ? 對于高電平敏感鎖存器，時鐘下降沿采樣數(shù)據(jù)，時鐘低電平期間保持數(shù)據(jù)－ hold mode ? Flipflops (edgetriggered) ? edge sensitive circuits that sample the inputs on a clock transition ? positive edgetriggered: 0 ? 1 ? negative edgetriggered: 1 ? 0 ? built using latches (., masterslave flipflops) 其它功能的時序邏輯單元 ? JK鎖存器 ： 將輸出信號反饋到輸入，當 RS同時有效時雙穩(wěn)態(tài)電路強制翻轉(zhuǎn) 。 二者的控制時鐘反相。 ? “ 空翻 ” 問題 DRS ??北京大學微電子學系 賈嵩 2022 128 D鎖存器和 D觸發(fā)器 ? 基于傳輸門的 D鎖存器 ? clk高電平期間，上面的 TG導(dǎo)通，下面的 TG斷開，輸入信號 D被傳送到輸出端； ? clk低電平期間 ， 上面的 TG端口，下面的 TG導(dǎo)通，雙穩(wěn)態(tài)電路保持電路狀態(tài) 。 Q北京大學微電子學系 賈嵩 2022 126 雙穩(wěn)態(tài)電路和 RS鎖存器 ? 時鐘同步 RS鎖存器 ?clk低電平期間，鎖存器處于保持狀態(tài)； ?clk高電平期間， RS信號輸入到或非門，鎖存器可以被置位和復(fù)位。 此后一旦 R和 S均為低電平，即鎖存器進入保持狀態(tài)，則等價的雙穩(wěn)態(tài)電路將進入到其兩個穩(wěn)定狀態(tài)之一 。 ? R為復(fù)位 (reset)端， S為置位(set)端， Q和 為正碼和反碼輸出端。 ? C為亞穩(wěn)態(tài)， 有 很大的電壓增益，從而進入 A或者 B這兩個穩(wěn)定狀態(tài)之一 。 北京大學微電子學系 賈嵩 2022 117 118 Ci=Gi+PiCi1 適宜實現(xiàn)有嵌套的函數(shù) 多輸出多米諾電路實現(xiàn) 4位進位鏈 V DDC0PPP123P4G G G1 2 3 G 4CCCC4321? 鎖存器和觸發(fā)器 ? 雙穩(wěn)態(tài)電路和 RS鎖存器 ? D鎖存器和 D觸發(fā)器 ? 其它功能的時序邏輯單元 ? 動態(tài)時序邏輯單元 ? 多位時序邏輯電路 北京大學微電子學系 賈嵩 2022 119 120 時序邏輯電路 ? 時序邏輯電路的輸出不僅與 當前的輸入變量 有關(guān)，還與 系統(tǒng)原來的狀態(tài) 有關(guān)，必須有 存儲部件 用來記憶電路前一時刻的工作狀態(tài) ? 輸出方程 ? 狀態(tài)方程 ? ?1( ) ( ) , ( )Y n f X n Z n?? ?2( 1 ) ( ) , ( )Z n f X n Z n??121 時序特性 clock In Out data stable output stable output stable time time time clock tsu thold tcq 122 System Timing Constraints Combinational Logic clock Outputs Next State Current State Inputs T ? tcq + tplogic + tsu T (clock period) 123 例題 模塊 最大延遲時間 (ps) Adder 600 Result Mux 60 Early Bypass Mux 100 Middle Bypass Mux 80 Late Bypass Mux 75 2mm wire 100 ? Itanium處理器的算術(shù)邏輯單元的結(jié)構(gòu)圖 ,如果觸發(fā)器的建立時間為 65ps,clk到輸出 Q的延遲時間為 50ps,而其他組合邏輯的延遲時間如表 1中所示 ,則請計算該 ALU可以正確工作的最小時鐘周期是多少 ? 雙穩(wěn)態(tài)電路和 RS鎖存器 ? 雙穩(wěn)態(tài)電路由兩個交叉耦合的反相器構(gòu)成 ， 兩個節(jié)點電壓 (V1，V2)分別 有邏輯 ‘1’ 和 ‘0’ 兩個穩(wěn)定的狀態(tài) 。 1()Y A B C DY B C? ? ???? 問題： ? B=C=0， A=D=1時， y1通過 MA、MD放電。 ? 額外的預(yù)充管 MP2：避免 電荷分享問題 ? 預(yù)充時將中間節(jié)點充電至高電平。 多米諾 CMOS電路 ? (1) 多米諾 CMOS電路的結(jié)構(gòu)特點 ? 工作過程： ? 假設(shè)求值階段 A=B=C=D=E=1，各級電路的動態(tài)節(jié)點電壓依次下降，輸出電壓依次上升。 北京大學微電子學系 賈嵩 2022 109 110 Domino Logic In1 In2 PDN In3 Me Mp Ф Ф Out1 In4 PDN In5 Me Mp Ф Ф Out2 Mkp 1 ? 1 1 ? 0 0 ? 0 0 ? 1 111 Why Domino? Ф Ф Ini PDN Inj Ini Inj PDN Ini PDN Inj Ini PDN Inj Like falling dominos! 112 級連電路中，各級信號會通過一級級的連鎖反應(yīng)傳遞電平。 北京大學微電子學系 賈嵩 2022 105 預(yù)充 求值的動態(tài) CMOS電路 ? (3) 預(yù)充 求值動態(tài)電路的級聯(lián) ? 解決方法： ? 富 NMOS－富 PMOS交替級聯(lián) (需要反相時鐘 ) ? 多米諾電路 北京大學微電子學系 賈嵩 2022 106 107 問題 3：電荷泄漏 CL Clk Clk Out A Mp Me Leakage sources CLK VOut Precharge Evaluate 108 Solution to Charge Leakage ?同傳輸門中電平恢復(fù)器件類似 ?也有助于解決電荷分享問題 Keeper CL Clk Clk Me Mp A B Out Mkp 多米諾 CMOS電路 ? (1) 多米諾 CMOS電路的結(jié)構(gòu)特點 ? 富 NMOS(或富 PMOS)電路的輸出連接一個靜態(tài)反相器構(gòu)成多米諾電路。 ? 由電荷守恒，得 ? ?s u m L D D x L fQ C V C C V? ? ?北京大學微電子學系 賈嵩 2022 102 預(yù)充 求值的動態(tài) CMOS電路 ? (2) 電荷分享問題 ? 假設(shè) 達到 平衡時， Vout和 VX電平相等 ，均 為 Vf，則 ? 如果達到平衡之前， VX=VDD－ VTN， M1截止，此時 1L D D D Do u t fX L X LC V VVVC C C C? ? ???? ?Xo u t f D D D D TLCV V V V VC? ? ? ?北京大學微電子學系 賈嵩 2022 103 104 極端情況： CL=C1, 則 Vf=VDD/2 一般情況： CLC1 1 ()o u t D D D D TNLCV V V VC? ? ?電荷分享過程中的節(jié)點電平變化 V DDP M O SVABDDM1M2邏輯塊CC 1LMMPNV outV out