【正文】 學(xué)系 賈嵩 2022 54 鏡像結(jié)構(gòu)全加器（mirror adder） V DD C i A B B A B A A B V DD C i A B C i C i B A C i A B B A V DD S C o PMOS網(wǎng)絡(luò)進行邏輯變形，減少串聯(lián)器件數(shù)目 ()S A B C C O ABC? ? ? ?()C O A B A B C? ? ?北京大學(xué)微電子學(xué)系 賈嵩 2022 用靜態(tài) CMOS邏輯門實現(xiàn)組合邏輯 ? (4) 全加器 ?利用資源復(fù)用減少了晶體管數(shù)目 ?利用邏輯變形減少串聯(lián) PMOS數(shù)目 北京大學(xué)微電子學(xué)系 賈嵩 2022 55 用靜態(tài) CMOS邏輯門實現(xiàn)組合邏輯 ? 總結(jié) 設(shè)計方法： ? 根據(jù)功能表述 (真值表 )，寫出輸出信號的邏輯表達式； ? 通過邏輯化簡，得到盡可能簡化的邏輯結(jié)構(gòu)； ? 根據(jù)邏輯表達式畫出對應(yīng)的邏輯圖和電路圖； ? 根據(jù) NMOS“ 串與并或 ” 、 PMOS“ 串或并與 ” 構(gòu)造 電路圖 ，并進行化簡 ； ? 根據(jù)性能要求和工藝參數(shù)設(shè)計每個 MOS管的寬長比。 ? 四個數(shù)據(jù)的選擇信號： ? 根據(jù)真值表，可以得到輸出的 邏輯表達式： 1 1 0 2 1 0 3 1 0 4 1 0 , , , C s s C s s C s s C s s? ? ? ?s1 s0 Y 0 0 D0 0 1 D1 1 0 D2 1 1 D3 1 0 0 1 0 1 1 0 2 1 0 3 Y s s D s s D s s D s s D? ? ? ?北京大學(xué)微電子學(xué)系 賈嵩 2022 47 用靜態(tài) CMOS邏輯門實現(xiàn)組合邏輯 ? (3) 四選一多路器 ? 為避免使用太復(fù)雜的與或非門，變換邏輯表達式： ? 用了 3個相同的 二選一多路器； ? 上拉通路 和 下拉通路最多都是 2個管子串聯(lián)。 2 n m?約束條件：如果對 m個數(shù)據(jù)進行 m選一 （ 3）多路選擇器 ? 控制信號的位數(shù)應(yīng)滿足： 用靜態(tài) CMOS邏輯門實現(xiàn)組合邏輯 北京大學(xué)微電子學(xué)系 賈嵩 2022 45 ? S Y ? 0 D0 ? 1 D1 二選一多路器 真值表 多路器 10 SDDSY ??V d dD 0D 0D 1D 1SSSSY北京大學(xué)微電子學(xué)系 賈嵩 2022 46 ? E Y ? 0 高阻 ? 1 A 二選一多路器 真值表 三態(tài)緩沖器 ZEAEY ??V d dAAEEYV d dD 0D 0D 1D 1SSSSY北京大學(xué)微電子學(xué)系 賈嵩 2022 用靜態(tài) CMOS邏輯門實現(xiàn)組合邏輯 ? 四選一多路器 ? 多路器 (MUX)： 通過控制信號從多個數(shù)據(jù)來源中選擇一個信號輸出。 ? 北京大學(xué)微電子學(xué)系 賈嵩 2022 39 用靜態(tài) CMOS邏輯門實現(xiàn)組合邏輯 ? (2) 異或 (同或 ) Y A B A B A BY A B A B A B? ? ? ?? ? ?ABABY = A B+ Y = A B+A B Y 0 0 00 1 11 0 11 1A B Y 0 000 111 01 1 100北京大學(xué)微電子學(xué)系 賈嵩 2022 40 用靜態(tài) CMOS邏輯門實現(xiàn)組合邏輯 ? (2) 異或 (同或 ) ? 變換成 “ 與或非 ” 的形式 ： ? 需要 12個 MOS管 (包括產(chǎn)生反碼信號的反相器 )。 4)根據(jù)電路性能要求確定電路參數(shù) 。 2)進行適當?shù)倪壿嬜儞Q和化簡 。 ? 第 3種 4級 結(jié)構(gòu) 的 每個邏輯門都很簡單，總延遲時間比前兩種 2級 結(jié)構(gòu) 小。一般來說，邏輯門的扇入系數(shù)不要超過 3。 ?根據(jù)靜態(tài) CMOS邏輯電路的構(gòu)成規(guī)律，很容易畫出對應(yīng)的 CMOS電路。 ?希望減小每個邏輯門的扇入系數(shù)，同時希望最后一級是反相器 。 P p o x N n o xPN11 , 22WWK C K CLL??? ? ? ??? ? ? ? ?? ? ? ?PA PB PD PCN A N B N C N D3. 2 μ m , 1. 6 μ m0. 74 μ m , 0. 37 μ mW W W WW W W W? ? ? ?? ? ? ?Y = ( A + B ) C + DAABBCCDDVDD北京大學(xué)微電子學(xué)系 賈嵩 2022 33 用靜態(tài) CMOS邏輯門實現(xiàn)組合邏輯 ? (1) 8輸入“與” ? 性能不好 ： ?KN一定時， 下拉網(wǎng)絡(luò)的等效導(dǎo)電因子 下降； ?KN,eff一定時， 每個 NMOS管的溝道寬度增大 ； ?負載電容增大 。 ? 解： 考慮到 m工藝的版圖設(shè)計規(guī)則和工藝參數(shù)，對于一般寬長比（ W/L）小于 10的 MOS管，其漏區(qū) pn結(jié)電容大約在 1fF左右，為了簡化計算，在外部負載電容較大的情況下，可以忽略輸出節(jié)點的 pn結(jié)電容。 北京大學(xué)微電子學(xué)系 賈嵩 2022 29 例題 ? 設(shè)計一個電路實現(xiàn) 的功能，并要求在驅(qū)動 10fF外部負載電容的情況下，輸出上升和下降時間都不能大于40ps。 北京大學(xué)微電子學(xué)系 賈嵩 2022 27 靜態(tài) CMOS邏輯門的分析方法 ? (3) 復(fù)雜與或非門 ? 瞬態(tài)特性 ： 上升時間考慮 PUN中串聯(lián)管子最多的通路，下降時間考慮 PDN中串聯(lián)管子最多的通路 。 ? ?? ?2,20 .1 1 .9 21ln2 ( ) 0 .10 .1 1 .9 22 1ln2 ( ) 0 .1T N D D D D T NLfN e ff D D T N D DD D T NT N D D D D T NLN D D T N D DD D T NV V V VCtK V V VVVV V V VCK V V VVV?? ????? ? ??? ???? ?????? ????? ? ??? ???? ????1()NL D B N D B P N P i o xiC C n C W W L C?? ? ? ??北京大學(xué)微電子學(xué)系 賈嵩 2022 24 靜態(tài) CMOS邏輯門的分析方法 ? (2) 兩輸入與非門的瞬態(tài)特性 ? 扇入 /扇出系數(shù)的影響： ? 扇入系數(shù)：負載電容、串聯(lián)管子的等效導(dǎo)電因子 ? 扇出系數(shù)：負載電容 北京大學(xué)微電子學(xué)系 賈嵩 2022 25 靜態(tài) CMOS邏輯門的分析方法 ? (3) 復(fù)雜與或非門 ? 所有輸入信號同步變化 ： ? 并聯(lián)的 MOS管越多，等效導(dǎo)電因子越大 ； 串聯(lián)的 MOS管越多，等效導(dǎo)電因子越小。 ? 或非門的上升時間增大。 VNLM VNHM 北京大學(xué)微電子學(xué)系 賈嵩 2022 22 靜態(tài) CMOS邏輯門的分析方法 ? (2) 兩輸入與非門的瞬態(tài)特性 ? 等效反相器法 ? 最壞情況 ： 上升 時只有一個 PMOS管充電，下降時所有串聯(lián)的 NMOS管放電。 ? VNLM決定于 左側(cè) Vit， VNHM決定于 右側(cè) Vit。 ,,2()12 ( )2NN e ff P e ff PN e ffTN D D TPP e ffitN e ffP e ffr TN D D TPrKK K KKV V VKVKKK V V VK??????????? 假設(shè) VA=VDD， VB變化 ，情況類似。 22D P , 1 P , 1 in T P D D in T P o u t22D P , 2 P , 2 in T P D D in T P o u t22D P P , e f f in T P D D in T P o u tD P D P , 1 D P , 2P , e f f P , 1 P , 2= [ ( ) ( ) ]= [ ( ) ( ) ]= [ ( ) ( ) ]= +=+I K V V V V V VI K V V V V V VI K V V V V V VI I IK K K北京大學(xué)微電子學(xué)系 賈嵩 2022 19 靜態(tài) CMOS邏輯門的分析方法 ? (1) 兩輸入與非門的直流特性 ? 等效反相器法 ? 其中， Kr=KN/KP是單個 NMOS管和 PMOS管導(dǎo)電因子之比。 北京大學(xué)微電子學(xué)系 賈嵩 2022 14 15 靜態(tài) CMOS電路結(jié)構(gòu) Y = ( A + B ) C + DAABBCCDDVDD?互補 CMOS結(jié)構(gòu)，上拉和下拉邏輯功能相同（避免短路和輸出節(jié)點懸?。? ?大電容節(jié)點應(yīng)該盡量靠近電源（減小輸出節(jié)點電容） ?邏輯變形減少邏輯表達式中變量的重復(fù)可以共享串并聯(lián)器件（減少器件數(shù)目和電容） 北京大學(xué)微電子學(xué)系 賈嵩 2022 16 靜態(tài) CMOS：實現(xiàn)不帶 “ 非 ” 的邏輯 實現(xiàn)不帶 “ 非 ” 的邏輯功能需要用互補 CMOS門加一個反相器，或者是兩級互補 CMOS 例如實現(xiàn)： ABCY ?方案一： ABCY ?方案二： CBAY ???北京大學(xué)微電子學(xué)系 賈嵩 2022 靜態(tài) CMOS邏輯門的分析方法 ? (1) 兩輸入與非門的直流特性 ? 假設(shè) VA=VB=Vin， 兩個 NMOS管的閾值電壓相等 。 NMOS： 串與并或 PMOS： 串或并與 4) 靜態(tài) CMOS邏輯門保持了CMOS反相器無比電路的優(yōu)點。 ? 最終實現(xiàn) 帶 ―非 ‖的邏輯 ——―與或非 ‖(ANDORInverter, AOI)、 ―或與非 ‖(OAI) 北京大學(xué)微電子學(xué)系 賈嵩 2022 9 10 ABCVDDYFFF= ( BA C, , )P M O SN M O S靜態(tài) CMOS邏輯門的構(gòu)成特點 1）每個輸入信號同時接一個 NMOS管和一個 PMOS管 的柵極 , n輸入邏輯門有 2n個管子。 ? 分析邏輯功能 時，把 MOS管看作理想開關(guān) 。 北京大學(xué)微電子學(xué)系 賈嵩 2022 3 靜態(tài) CMOS邏輯電路 ? 靜態(tài) CMOS邏輯門的結(jié)構(gòu)特點 ? 靜態(tài) CMOS邏輯門的分析方法 ? 靜態(tài) CMOS邏輯門的設(shè)計 ? 用靜態(tài) CMOS邏輯門實現(xiàn)組合邏輯 北京大學(xué)微電子學(xué)系 賈嵩 2022 4 靜態(tài) CMOS邏輯門的結(jié)構(gòu)特點 ? (1) 兩輸入與非門結(jié)構(gòu)特點 ? NMOS管 MN1和 MN2串聯(lián)在輸出端與地之間 。 PMOS邏輯塊 的作用是把輸出上拉到高電平，叫上拉網(wǎng)絡(luò) (PUN)。第 4章 基本單元電路 第 4章 基本單元電路 ? 靜態(tài) CMOS邏輯電路 ? MOS傳輸門邏輯電路 ? 動態(tài) CMOS邏輯電路 ? 鎖存器和觸發(fā)器 ? CMOS邏輯電路的功耗 北京大學(xué)微電子學(xué)系 賈嵩 2022 2 靜態(tài) CMOS邏輯電路 ? 以輸出端為分界點，將 多個NMOS和 PMOS連接成具有一定串、并聯(lián)關(guān)系的 NMOS邏輯塊和 PMOS邏輯塊。 ? NMOS邏輯塊 的作用是把輸出下拉到低電平，叫下拉網(wǎng)絡(luò)(PDN) 。 在穩(wěn)定的輸出高電平或輸出低電平狀態(tài)， PUN和 PDN不會同時形成導(dǎo)通通路。 ? PMOS管 MP1和 MP2并聯(lián)在 輸出端與電源 VDD之間 。 北京大學(xué)微電子學(xué)系 賈嵩 2022 5 靜態(tài) CMOS邏輯門的結(jié)構(gòu)特點 ? (1) 兩輸入與非門工作原理 ? 四種輸入組合 輸 入 輸 出 A B Y 0 0 1 1 0 1 0 1 1 1 1 0 北京大學(xué)微電子學(xué)系 賈嵩 2022 6 靜態(tài) CMOS邏輯門的結(jié)構(gòu)特點 ? (2) 兩輸入或非門結(jié)構(gòu)特點 ? 結(jié)構(gòu)和與非門對稱 ? NMOS管 MN1和 MN2并 聯(lián) ? PMOS管 MP1和 MP2串 聯(lián) 北