【正文】 ，而 NMOS導(dǎo)通和PMOS導(dǎo)通需要的輸入信號剛好反相，得到的輸出也反相 。 北京大學(xué)微電子學(xué)系 賈嵩 2022 56 MOS傳輸門邏輯電路 ? 傳輸門的基本特性 ? 用傳輸門實現(xiàn)組合邏輯 ? 傳輸門陣列邏輯 北京大學(xué)微電子學(xué)系 賈嵩 2022 57 58 MOS傳輸門結(jié)構(gòu) C LV cV outV inC LVVVcin o u t NMOS傳輸門 Pass Transistor 源、漏端不固定 雙向?qū)? CMOS傳輸門 Transmission Gate NMOS,PMOS并聯(lián) 源、漏端不固定 柵極接相反信號 兩管同時導(dǎo)通或 截止 CMOS反相器 NMOS,PMOS串聯(lián) 源端接固定電位、 漏端輸出 柵極接相同信號 兩管輪流導(dǎo)通或 截止 傳輸門的基本特性 ? MOS管 有 雙向?qū)ㄌ匦裕梢詡鬏敻唠娖?或 低電平，這樣使用的 MOS管一般叫做傳輸管 (Pass Transistor)或傳輸門 (Transmission Gate， TG)。 ? VC為低時， NMOS管截止，將輸入端和輸出端隔開 ； ? VC為高時， NMOS管導(dǎo)通 ， 對輸出端的負(fù)載電容充電 或放電。 ? 減小閾值損失的方法： 減小閾值電壓或提高控制信號的電平 。 ? 可以推斷： PMOS傳輸高電平 時無閾值損失 ，傳輸?shù)碗娖?時 有閾值損失。 ? 需要一對互補的控制信號 。 北京大學(xué)微電子學(xué)系 賈嵩 2022 71 傳輸門的基本特性 ? (1) 傳輸門的傳輸特性 ? CMOS傳輸門傳輸?shù)碗娖剑? Vout VDD VDD－ VTN － VTP 0 NMOS 飽和 線性 線性 PMOS 飽和 飽和 截止 北京大學(xué)微電子學(xué)系 賈嵩 2022 72 傳輸門的基本特性 ? (1) 傳輸門的傳輸特性 ? CMOS傳輸門傳輸高電平： Vout 0 － VTP VDD－ VTN VDD NMOS 飽和 飽和 截止 PMOS 飽和 線性 線性 北京大學(xué)微電子學(xué)系 賈嵩 2022 73 74 CMOS傳輸門導(dǎo)通電流 4 VT3 VT2 VTVTVD SID9 I04 I0I0VG S= 4 VTVG S= 3 VTVG S= 2 VTVD D= 4 VT? 假設(shè) CMOS傳輸門的器件閾值電壓和導(dǎo)電因子均相等，并忽略襯偏 ? 高效傳輸（深顏色點），低效傳輸（淺顏色點） ? 二者之和為 CMOS傳輸門導(dǎo)通電流 ? 電流隨 Vds近似線性變化 C L V V C out Vin 75 CMOS傳輸門： RC延遲 ? 利用高效電阻為低效電阻一半的結(jié)論 ? 對稱設(shè)計 ： Kn＝ Kp＝ 2K， Wp＝ 2Wn＝ 2W， Rn＝ Rp＝ R0/2 ? 如果負(fù)載電容只有傳輸管的漏電容，則傳輸延遲： ? 相同尺寸 ： Wp＝ Wn＝ W， Kn＝ 2Kp＝ 2K， Rn＝Rp/2＝ R0/2，則傳輸延遲： ? CMOS傳輸門 NP器件寬度相同為最優(yōu) 00 CRtt p LHpHL ??00 CRt p LH ?C L V V C out Vin CRt p H L ?76 NMOS傳輸高電平：閾值損失 V DDInO u tx0 . 5 ? m / 0 . 2 5 ? m0 . 5 ? m / 0 . 2 5 ? m1 . 5 ? m / 0 . 2 5 ? m0 1 2 Time [ns] V o l t a g e [V] x Out In 77 NMOS傳輸門 A = V B C = V C L A = V C = V B M 2 M 1 M n ?閾值損失降低了噪聲容限，并引起靜態(tài)短路功耗 ?可以采用 CMOS傳輸門，但是結(jié)構(gòu)復(fù)雜 V B does not pull up to , but V TN 78 NMOS 傳輸門 : 電平恢復(fù)器件 M 2 M 1 M n M r Out A B V DD V DD Level Restorer X ? 優(yōu)點：全擺幅 ?缺點： Restorer adds capacitance, takes away pull down current at X ?缺點： Ratio problem 79 Restorer Sizing 0 100 200 300 400 500 W / L r =W / L r =W / L r =V o l t a g e [V] Time [ps] ?電平恢復(fù)作用的 PMOS器件 Mr的寬長比不能太大，否則電路無法工作 ?Mr一般取最小尺寸 L L，這樣引入漏區(qū)電容最小 ?如果前級 NMOS傳輸門串聯(lián)級數(shù)較多， Mr甚至可以取為倒比例（ W/L1） M 2 M 1 M n M r Out A B V DD V DD Level Restorer X 傳輸門的基本特性 ? (2) 傳輸門的邏輯特點 ? 實現(xiàn) 不帶 “ 非 ” 的邏輯 ； ? 電路簡單，邏輯組合靈活； ? 要 避免輸出不確定狀態(tài) 。 ? 兩輸入與門： ? 情況類似。 Y A B A B?? ，北京大學(xué)微電子學(xué)系 賈嵩 2022 86 用傳輸門實現(xiàn)組合邏輯 ? (2) “異或” ? 其它“異或”電路 北京大學(xué)微電子學(xué)系 賈嵩 2022 87 用傳輸門實現(xiàn)組合邏輯 ? (3) 利用“異或 (同或 )”實現(xiàn)一位全加器 ? ? ? ?? ? ? ?i n i n i nO i nS A B C A B C A B CC A B C A B A? ? ? ? ? ? ?? ? ? ?北京大學(xué)微電子學(xué)系 賈嵩 2022 88 89 多路選擇器 10 SDDSY ??V d dD 0D 0D 1D 1SSSSYSD 0D 1Y? 多路選擇器邏輯類似于異或邏輯，適合傳輸門結(jié)構(gòu) ? 也可以利用傳輸門實現(xiàn)三態(tài)門 傳輸門陣列邏輯 ? 多功能發(fā)生器 (多功能塊 ) ? 可以實現(xiàn)對 兩 個變量的多種不同操作運算 。 ? 版圖設(shè)計時，把所有 PMOS管放在一個 n阱中。 ? 不會出現(xiàn)輸出不確定狀態(tài)。 ? 輸入信號要經(jīng)過 2個串聯(lián)的傳輸門再驅(qū)動負(fù)載電容，驅(qū)動能力下降 。只要不斷電，輸出信息就可以長久保持。 ? 在靜態(tài)電路的基礎(chǔ)上， CMOS動態(tài)電路引入了一個呈周期變化的時鐘信號。 北京大學(xué)微電子學(xué)系 賈嵩 2022 96 預(yù)充 求值的動態(tài) CMOS電路 ? (1) 預(yù)充 求值動態(tài)電路的構(gòu)成 ? 工作過程： ? φ =0時， 預(yù)充階段 ， 下拉網(wǎng)絡(luò)斷開， MP將 CL充電 至 VDD； ? φ =1時，求值 階段 ， 上拉網(wǎng)絡(luò)斷開， NMOS邏輯塊決定 下拉網(wǎng)絡(luò)是否導(dǎo)通。 ? 富 NMOS電路 北京大學(xué)微電子學(xué)系 賈嵩 2022 97 預(yù)充 求值的動態(tài) CMOS電路 ? (1) 預(yù)充 求值動態(tài)電路的構(gòu)成 ? 富 PMOS電路 ? φ =1時，預(yù)充階段 ? φ =0時，求值階段 ? 對于富 NMOS電路，下降時間是 影響速度的主要因素 ； ? 對于富 PMOS電路，上升時間是 影響速度的主要因素。 ? 動態(tài)電路的分析： ? 將 多個 MOS管 (包括受時鐘控制的 MOS管 )等效為一個 MOS管，求出等效導(dǎo)電因子，然后套用反相器的計算公式分析直流特性和瞬態(tài)特性。 ? 預(yù)充階段， A=B=0， CL被充電，CX不被充電； ? 求值階段， A=1， B=0， M1將 CL的電荷傳輸?shù)?CX上。 ? 但預(yù)充時 M3導(dǎo)通，求值初期不能及時關(guān)閉，使得 V2電平有所下降。 ? 輸出信號經(jīng)過反相器，預(yù)充時不會引起下級 NMOS導(dǎo)通。好象多米諾骨牌。 北京大學(xué)微電子學(xué)系 賈嵩 2022 113 多米諾 CMOS電路 ? (1) 多米諾 CMOS電路的結(jié)構(gòu)特點 ? 反饋管 Mf： 避免泄漏電流引起 動態(tài)節(jié)點 高電平下降 ? 輸出為低時打開，補充動態(tài)節(jié)點電荷； ? 加速預(yù)充。 北京大學(xué)微電子學(xué)系 賈嵩 2022 114 115 N M O SVDDV o u t邏輯塊V 1M MfPM NCL解決方法： 加反饋管 電荷泄漏問題 Ф 116 VVDDo u t?MM MP1P2P3CC12C 3解決方法： 加預(yù)充電管 電荷分享問題 多米諾 CMOS電路 ? (2) 多輸出多米諾電路 (MODL) ? 可以 將 子邏輯塊的結(jié)果經(jīng)過反相器輸出 ； ? 每個子功能塊的輸出 節(jié) 點都必須連接預(yù)充管。 ? 無風(fēng)險的多輸出多米諾電路的子功能塊之間 應(yīng)為 “ 與 ” 關(guān)系 。 ? 二者的電壓傳輸特性曲線完全相同 ，在 同一個坐標(biāo)系內(nèi)有三個交點 。 北京大學(xué)微電子學(xué)系 賈嵩 2022 124 雙穩(wěn)態(tài)電路和 RS鎖存器 ? 將雙穩(wěn)態(tài)電路 中 的反相器換成或非門， 則 構(gòu)成 RS鎖存器 。 ? 根據(jù)真值表可寫出邏輯表達(dá)式： S R Q 工作狀態(tài) 0 0 Q 保持 0 1 0 1 復(fù)位 1 0 1 0 置位 1 1 0 0 禁止 R S S R Q? ? ?? ? ?北京大學(xué)微電子學(xué)系 賈嵩 2022 125 雙穩(wěn)態(tài)電路和 RS鎖存器 ? 當(dāng) R和 S均為高電平 時 ，兩個或非門的輸出端均為低電平 。 ? 但是這個過程由外界干擾等無法控制的因素決定，因此 Q和 的狀態(tài)無法確定 。 北京大學(xué)微電子學(xué)系 賈嵩 2022 127 D鎖存器和 D觸發(fā)器 ? D鎖存器 ： 只用一個輸入信號控制鎖存器的輸出 ? 時鐘高電平期間，輸出端 Q隨著輸入端 D變化 ； ? 時鐘低電平期間，保持高電平期間的電路狀態(tài) 。 北京大學(xué)微電子學(xué)系 賈嵩 2022 129 D鎖存器和 D觸發(fā)器 ? 主從結(jié)構(gòu)的 D觸發(fā)器 ：避免 “ 空翻 ” 問題 ? 主鎖存器 ： 時鐘低電平期間透明 ； 從鎖存器 ： 時鐘高電平期間透明 。 ? 在時鐘的上升沿采樣數(shù)據(jù)，并在整個時鐘周期內(nèi)保持?jǐn)?shù)據(jù) 。 ? 如果 J=K=1，原來存 “ 0” ，置位； ? 如果 J=K=1，原來存 “ 1” ，復(fù)位 。 北京大學(xué)微電子學(xué)系 賈嵩 2022 142 其它功能的時序邏輯單元 ? T觸發(fā)器 ： 在 T信號的有效沿翻轉(zhuǎn)存儲狀態(tài) ? 如果輸入端 T輸入一個周期信號，則 Q輸出的是一個 二分之一 輸入頻率的周期信號 。 ? 時鐘低電平有效的動態(tài) D鎖存器 ： ? 時鐘低電平階段，采樣數(shù)據(jù)， D端輸入的數(shù)據(jù)存儲在 X節(jié)點的電容上； ? 時鐘高電平階段，保持?jǐn)?shù)據(jù)， D端輸入信號不影響 X節(jié)點保存的數(shù)據(jù) 。 北京大學(xué)微電子學(xué)系 賈嵩 2022 144 145 Static vs Dynamic Storage ? Static storage ? preserve state as long as the power is on ? 交叉耦合反相器保存數(shù)據(jù) ? Dynamic storage ? store state on parasitic capacitors ? only hold state for short periods of time (milliseconds)－可靠性差 ? usually simpler, so higher speed and lower power 動態(tài)時序邏輯單元 ? 時鐘 CMOS電路 ： 抵抗時鐘 扭斜 ? 時鐘 CMOS結(jié)構(gòu)的 D觸發(fā)器 ： ? 時鐘低電平階段，主鎖存器采樣數(shù)據(jù)，從鎖存器保持?jǐn)?shù)據(jù)； ? 時鐘高電平 階段 ，主鎖存器保持?jǐn)?shù)據(jù)，從鎖存器采樣數(shù)據(jù) 。 ? 8位移位寄存器： 在每個時鐘有效沿，輸入 D端的數(shù)據(jù)被采樣輸出，并在下一個時鐘周期被下一個觸發(fā)器采樣輸出 。 北京大學(xué)微電子學(xué)系 賈嵩 2022 149 CMOS電路的功耗來源 ? (1) 開關(guān)功耗 ? 考察 輸出節(jié)點從低電平向高電平轉(zhuǎn)換的 過程。后者 為： ? 這部分能量在以后輸出節(jié)點 由高電平到低電平的轉(zhuǎn)換過程中，將會消耗在