【正文】 后者 為： ? 這部分能量在以后輸出節(jié)點(diǎn) 由高電平到低電平的轉(zhuǎn)換過程中，將會(huì)消耗在 PDN上。 ? 8位移位寄存器： 在每個(gè)時(shí)鐘有效沿，輸入 D端的數(shù)據(jù)被采樣輸出，并在下一個(gè)時(shí)鐘周期被下一個(gè)觸發(fā)器采樣輸出 。 ? 時(shí)鐘低電平有效的動(dòng)態(tài) D鎖存器 ： ? 時(shí)鐘低電平階段，采樣數(shù)據(jù)， D端輸入的數(shù)據(jù)存儲(chǔ)在 X節(jié)點(diǎn)的電容上； ? 時(shí)鐘高電平階段，保持?jǐn)?shù)據(jù)， D端輸入信號(hào)不影響 X節(jié)點(diǎn)保存的數(shù)據(jù) 。 ? 如果 J=K=1，原來存 “ 0” ，置位； ? 如果 J=K=1，原來存 “ 1” ，復(fù)位 。 北京大學(xué)微電子學(xué)系 賈嵩 2022 129 D鎖存器和 D觸發(fā)器 ? 主從結(jié)構(gòu)的 D觸發(fā)器 ：避免 “ 空翻 ” 問題 ? 主鎖存器 ： 時(shí)鐘低電平期間透明 ； 從鎖存器 ： 時(shí)鐘高電平期間透明 。 ? 但是這個(gè)過程由外界干擾等無法控制的因素決定，因此 Q和 的狀態(tài)無法確定 。 北京大學(xué)微電子學(xué)系 賈嵩 2022 124 雙穩(wěn)態(tài)電路和 RS鎖存器 ? 將雙穩(wěn)態(tài)電路 中 的反相器換成或非門， 則 構(gòu)成 RS鎖存器 。 ? 無風(fēng)險(xiǎn)的多輸出多米諾電路的子功能塊之間 應(yīng)為 “ 與 ” 關(guān)系 。 北京大學(xué)微電子學(xué)系 賈嵩 2022 113 多米諾 CMOS電路 ? (1) 多米諾 CMOS電路的結(jié)構(gòu)特點(diǎn) ? 反饋管 Mf： 避免泄漏電流引起 動(dòng)態(tài)節(jié)點(diǎn) 高電平下降 ? 輸出為低時(shí)打開，補(bǔ)充動(dòng)態(tài)節(jié)點(diǎn)電荷； ? 加速預(yù)充。 ? 輸出信號(hào)經(jīng)過反相器，預(yù)充時(shí)不會(huì)引起下級(jí) NMOS導(dǎo)通。 ? 預(yù)充階段， A=B=0， CL被充電，CX不被充電； ? 求值階段， A=1， B=0， M1將 CL的電荷傳輸?shù)?CX上。 ? 富 NMOS電路 北京大學(xué)微電子學(xué)系 賈嵩 2022 97 預(yù)充 求值的動(dòng)態(tài) CMOS電路 ? (1) 預(yù)充 求值動(dòng)態(tài)電路的構(gòu)成 ? 富 PMOS電路 ? φ =1時(shí)，預(yù)充階段 ? φ =0時(shí)，求值階段 ? 對(duì)于富 NMOS電路，下降時(shí)間是 影響速度的主要因素 ； ? 對(duì)于富 PMOS電路，上升時(shí)間是 影響速度的主要因素。 ? 在靜態(tài)電路的基礎(chǔ)上， CMOS動(dòng)態(tài)電路引入了一個(gè)呈周期變化的時(shí)鐘信號(hào)。 ? 輸入信號(hào)要經(jīng)過 2個(gè)串聯(lián)的傳輸門再驅(qū)動(dòng)負(fù)載電容，驅(qū)動(dòng)能力下降 。 ? 版圖設(shè)計(jì)時(shí)，把所有 PMOS管放在一個(gè) n阱中。 ? 兩輸入與門： ? 情況類似。 ? 需要一對(duì)互補(bǔ)的控制信號(hào) 。 ? 減小閾值損失的方法： 減小閾值電壓或提高控制信號(hào)的電平 。 北京大學(xué)微電子學(xué)系 賈嵩 2022 56 MOS傳輸門邏輯電路 ? 傳輸門的基本特性 ? 用傳輸門實(shí)現(xiàn)組合邏輯 ? 傳輸門陣列邏輯 北京大學(xué)微電子學(xué)系 賈嵩 2022 57 58 MOS傳輸門結(jié)構(gòu) C LV cV outV inC LVVVcin o u t NMOS傳輸門 Pass Transistor 源、漏端不固定 雙向?qū)? CMOS傳輸門 Transmission Gate NMOS,PMOS并聯(lián) 源、漏端不固定 柵極接相反信號(hào) 兩管同時(shí)導(dǎo)通或 截止 CMOS反相器 NMOS,PMOS串聯(lián) 源端接固定電位、 漏端輸出 柵極接相同信號(hào) 兩管輪流導(dǎo)通或 截止 傳輸門的基本特性 ? MOS管 有 雙向?qū)ㄌ匦?，可以傳輸高電?或 低電平，這樣使用的 MOS管一般叫做傳輸管 (Pass Transistor)或傳輸門 (Transmission Gate， TG)。 ? 必須保證每次 選中且 只選中一個(gè)數(shù)據(jù) 。 5)完成電路的版圖設(shè)計(jì)。 北京大學(xué)微電子學(xué)系 賈嵩 2022 38 用靜態(tài) CMOS邏輯門實(shí)現(xiàn)組合邏輯 ?一般邏輯電路的設(shè)計(jì)流程 : 1)根據(jù)真值表寫出邏輯表達(dá)式 。 Y ab c d e f gh? ? ? ?北京大學(xué)微電子學(xué)系 賈嵩 2022 36 用靜態(tài) CMOS邏輯門實(shí)現(xiàn)組合邏輯 ? (1) 8輸入“與” ? CL=2fF時(shí)的仿真結(jié)果 ? 扇入系數(shù)太大會(huì)使電路性能嚴(yán)重退化。 Y a b c d e fg?北京大學(xué)微電子學(xué)系 賈嵩 2022 34 用靜態(tài) CMOS邏輯門實(shí)現(xiàn)組合邏輯 ? (1) 8輸入“與” ?4輸入與非門比 8輸入與非門的性能好 ； ?2輸入或非門比反相器 的性能 差。針對(duì) m工藝，已知 : ? VTN = , VTP = , μ n=220 cm2/, μ p= 76 cm2/ tOX= m, VDD=。 1,11,111N e ff NDNC NA NBP A P BP e ff P CP A P B P DKKK K KKKKKK K K?????? ? ????????? ? ? ???? ? ?? ? ? ??? ? ? ???北京大學(xué)微電子學(xué)系 賈嵩 2022 26 靜態(tài) CMOS邏輯門的分析方法 ? (3) 復(fù)雜與或非門 ? 輸入信號(hào) 不 同步變化 ： ? 由最左邊和最右邊的傳輸特性曲線決定電路的噪聲容限。 1, 2P e f f P N e f f NK K K K??? ?? ?220 .1 1 .9 21ln2 ( ) 0 .10 .1 1 .9 21ln2 ( ) 0 .1L T P D D D D T PrP e ff D D T P D DD D T PL T P D D D D T PP D D T P D DD D T PC V V V VtK V V VVVC V V V VK V V VVV?? ??? ? ?? ? ??? ???? ?????? ??? ? ?? ? ??? ???? ????北京大學(xué)微電子學(xué)系 賈嵩 2022 23 靜態(tài) CMOS邏輯門的分析方法 ? (2) 兩輸入與非門的瞬態(tài)特性 ? 下降時(shí)間是反相器的 2倍 (n輸入則增大 n倍 )。 北京大學(xué)微電子學(xué)系 賈嵩 2022 21 靜態(tài) CMOS邏輯門的分析方法 ? (1) 兩輸入與非門的直流特性：噪聲容限 ? 考慮最壞情況。 22D N , 1 N , 1 i n TN i n TN X22D N , 2 N , 2 i n TN X i n TN o u t22D N N , e f f i n TN i n TN o u t= [ ( ) ( ) ]= [ ( ) ( ) ]= [ ( ) ( ) ]I K V V V V VI K V V V V V VI K V V V V V北京大學(xué)微電子學(xué)系 賈嵩 2022 17 靜態(tài) CMOS邏輯門的分析方法 ? (1) 兩輸入與非門的直流特性 ? 串聯(lián)電路滿足 ： IDN=IDN,1=IDN,2 ? 上面三式變形可得 ? 等效后： 導(dǎo)電因子為 KNeff，閾值電壓為 VTN N , eff N , 1 N , 21 1 1 = +K K K北京大學(xué)微電子學(xué)系 賈嵩 2022 18 靜態(tài) CMOS邏輯門的分析方法 ? (1) 兩輸入與非門的直流特性 ? 并聯(lián)的兩個(gè) PMOS管 情況類似。 2）實(shí)現(xiàn)帶 “ 非 ” 的邏輯功能 input: x1,x2,…… ,xn output: To be continued… )n,. . . . . .,( 21 XXXFY ?D C B A D C B A CY C3 C2 C1 北京大學(xué)微電子學(xué)系 賈嵩 2022 11 F1 F2 F = F1 F2 F1 F2 + F = F1 F2 A B C F = A B C A B C F = A B C + + 3) 邏輯函數(shù) F(x1,x2,…… ,xn) 決定于管子的 連接關(guān)系。 ? PMOS管 MP1和 MP2并聯(lián)在 輸出端與電源 VDD之間 。 ? NMOS邏輯塊 的作用是把輸出下拉到低電平，叫下拉網(wǎng)絡(luò)(PDN) 。 PMOS邏輯塊 的作用是把輸出上拉到高電平，叫上拉網(wǎng)絡(luò) (PUN)。 ? 分析邏輯功能 時(shí)，把 MOS管看作理想開關(guān) 。 NMOS： 串與并或 PMOS： 串或并與 4) 靜態(tài) CMOS邏輯門保持了CMOS反相器無比電路的優(yōu)點(diǎn)。 22D P , 1 P , 1 in T P D D in T P o u t22D P , 2 P , 2 in T P D D in T P o u t22D P P , e f f in T P D D in T P o u tD P D P , 1 D P , 2P , e f f P , 1 P , 2= [ ( ) ( ) ]= [ ( ) ( ) ]= [ ( ) ( ) ]= +=+I K V V V V V VI K V V V V V VI K V V V V V VI I IK K K北京大學(xué)微電子學(xué)系 賈嵩 2022 19 靜態(tài) CMOS邏輯門的分析方法 ? (1) 兩輸入與非門的直流特性 ? 等效反相器法 ? 其中， Kr=KN/KP是單個(gè) NMOS管和 PMOS管導(dǎo)電因子之比。 ? VNLM決定于 左側(cè) Vit， VNHM決定于 右側(cè) Vit。 ? 或非門的上升時(shí)間增大。 北京大學(xué)微電子學(xué)系 賈嵩 2022 27 靜態(tài) CMOS邏輯門的分析方法 ? (3) 復(fù)雜與或非門 ? 瞬態(tài)特性 ： 上升時(shí)間考慮 PUN中串聯(lián)管子最多的通路，下降時(shí)間考慮 PDN中串聯(lián)管子最多的通路 。 ? 解： 考慮到 m工藝的版圖設(shè)計(jì)規(guī)則和工藝參數(shù)，對(duì)于一般寬長(zhǎng)比（ W/L）小于 10的 MOS管，其漏區(qū) pn結(jié)電容大約在 1fF左右，為了簡(jiǎn)化計(jì)算，在外部負(fù)載電容較大的情況下，可以忽略輸出節(jié)點(diǎn)的 pn結(jié)電容。 ?希望減小每個(gè)邏輯門的扇入系數(shù)，同時(shí)希望最后一級(jí)是反相器 。一般來說，邏輯門的扇入系數(shù)不要超過 3。 2)進(jìn)行適當(dāng)?shù)倪壿嬜儞Q和化簡(jiǎn) 。 ? 北京大學(xué)微電子學(xué)系 賈嵩 2022 39 用靜態(tài) CMOS邏輯門實(shí)現(xiàn)組合邏輯 ? (2) 異或 (同或 ) Y A B A B A BY A B A B A B? ? ? ?? ? ?ABABY = A B+ Y = A B+A B Y 0 0 00 1 11 0 11 1A B Y 0 000 111 01 1 100北京大學(xué)微電子學(xué)系 賈嵩 2022 40 用靜態(tài) CMOS邏輯門實(shí)現(xiàn)組合邏輯 ? (2) 異或 (同或 ) ? 變換成 “ 與或非 ” 的形式 ： ? 需要 12個(gè) MOS管 (包括產(chǎn)生反碼信號(hào)的反相器 )。 ? 四個(gè)數(shù)據(jù)的選擇信號(hào)： ? 根據(jù)真值表，可以得到輸出的 邏輯表達(dá)式： 1 1 0 2 1 0 3 1 0 4 1 0 , , , C s s C s s C s s C s s? ? ? ?s1 s0 Y 0 0 D0 0 1 D1 1 0 D2 1 1 D3 1 0 0 1 0 1 1 0 2 1 0 3 Y s s D s s D s s D s s D? ? ? ?北京大學(xué)微電子學(xué)系 賈嵩 2022 47 用靜態(tài) CMOS邏輯門實(shí)現(xiàn)組合邏輯 ? (3) 四選一多路器 ? 為避免使用太復(fù)雜的與或非門，變換邏輯表達(dá)式： ? 用了 3個(gè)相同的 二選一多路器； ? 上拉通路 和 下拉通路最多都是 2個(gè)管子串聯(lián)。 ? (1) 傳輸門的傳輸特性 ? 以 NMOS傳輸管為例， VC為控制信號(hào)。 ? ? 2D N N D D T N O U TI K V V V? ? ?源 漏 北京大學(xué)微電子學(xué)系 賈嵩 2022 61 62 NMOS傳輸高電平 2)(o u tTNDDNDN VVVKI ???? 輸出電壓：有閾值損失 ? 工作在飽和區(qū)，但是電流不恒定 ? 襯偏效應(yīng) ? 增加閾值損失 ? 減小電流 ? 低效傳輸高電平