【正文】 京大學(xué)微電子學(xué)系 賈嵩 2022 7 靜態(tài) CMOS邏輯門的結(jié)構(gòu)特點(diǎn) ? (2) 兩輸入或非門工作原理 ? 四種輸入組合 輸 入 輸 出 A B Y 0 0 1 1 0 1 0 1 1 0 0 0 北京大學(xué)微電子學(xué)系 賈嵩 2022 8 靜態(tài) CMOS邏輯門的結(jié)構(gòu)特點(diǎn) ? (3) 復(fù)雜邏輯門的構(gòu)成 ? NMOS下拉網(wǎng)絡(luò) —— “ 串與并或 ” ? PMOS上拉網(wǎng)絡(luò) —— “ 串或并與 ” ? 不僅適用于 MOS管的串并聯(lián)，也適用于子電路模塊的串并聯(lián)。 2）實(shí)現(xiàn)帶 “ 非 ” 的邏輯功能 input: x1,x2,…… ,xn output: To be continued… )n,. . . . . .,( 21 XXXFY ?D C B A D C B A CY C3 C2 C1 北京大學(xué)微電子學(xué)系 賈嵩 2022 11 F1 F2 F = F1 F2 F1 F2 + F = F1 F2 A B C F = A B C A B C F = A B C + + 3) 邏輯函數(shù) F(x1,x2,…… ,xn) 決定于管子的 連接關(guān)系。 D C B A D C B A CY C3 C2 C1 北京大學(xué)微電子學(xué)系 賈嵩 2022 靜態(tài) CMOS邏輯門的結(jié)構(gòu)特點(diǎn) ? (3) 復(fù)雜邏輯門 ? 例：實(shí)現(xiàn)下述邏輯 ()Y A B C D? ? ?北京大學(xué)微電子學(xué)系 賈嵩 2022 12 靜態(tài) CMOS邏輯門的結(jié)構(gòu)特點(diǎn) ? (3) 復(fù)雜邏輯門 ? 例：分析電路邏輯功能 ( ) ( )Y A B C D? ? ? ?北京大學(xué)微電子學(xué)系 賈嵩 2022 13 靜態(tài) CMOS邏輯門的結(jié)構(gòu)特點(diǎn) ? 結(jié)構(gòu)特點(diǎn)： ? NMOS在下， PMOS在上； ? NMOS ―串與并或 ‖， PMOS ―串或并與 ‖， 最終加 ―非 ‖； ? 每個(gè)輸入同時(shí)接一個(gè) NMOS管和一個(gè) PMOS管的柵極， n個(gè)輸入 時(shí)， 共有 2n個(gè) MOS管 ； ? 無(wú) 靜態(tài)電流，無(wú)比電路 。 22D N , 1 N , 1 i n TN i n TN X22D N , 2 N , 2 i n TN X i n TN o u t22D N N , e f f i n TN i n TN o u t= [ ( ) ( ) ]= [ ( ) ( ) ]= [ ( ) ( ) ]I K V V V V VI K V V V V V VI K V V V V V北京大學(xué)微電子學(xué)系 賈嵩 2022 17 靜態(tài) CMOS邏輯門的分析方法 ? (1) 兩輸入與非門的直流特性 ? 串聯(lián)電路滿足 ： IDN=IDN,1=IDN,2 ? 上面三式變形可得 ? 等效后： 導(dǎo)電因子為 KNeff，閾值電壓為 VTN N , eff N , 1 N , 21 1 1 = +K K K北京大學(xué)微電子學(xué)系 賈嵩 2022 18 靜態(tài) CMOS邏輯門的分析方法 ? (1) 兩輸入與非門的直流特性 ? 并聯(lián)的兩個(gè) PMOS管 情況類似。 NPN , e f f P, e f fN , e f fT N D D T PP, e f f r T N D D T PitN , e f f rP, e f f,22()2 ( )21KK K KKV V VK K V V VVKKK??????????北京大學(xué)微電子學(xué)系 賈嵩 2022 20 靜態(tài) CMOS邏輯門的分析方法 ? (1) 兩輸入與非門的直流特性 ? 假設(shè) VB=VDD， VA變化 。 北京大學(xué)微電子學(xué)系 賈嵩 2022 21 靜態(tài) CMOS邏輯門的分析方法 ? (1) 兩輸入與非門的直流特性：噪聲容限 ? 考慮最壞情況。 ? 輸入短接的與非門和相同參數(shù)的對(duì)稱反相器相比， Vit，高電平噪聲容限下降。 1, 2P e f f P N e f f NK K K K??? ?? ?220 .1 1 .9 21ln2 ( ) 0 .10 .1 1 .9 21ln2 ( ) 0 .1L T P D D D D T PrP e ff D D T P D DD D T PL T P D D D D T PP D D T P D DD D T PC V V V VtK V V VVVC V V V VK V V VVV?? ??? ? ?? ? ??? ???? ?????? ??? ? ?? ? ??? ???? ????北京大學(xué)微電子學(xué)系 賈嵩 2022 23 靜態(tài) CMOS邏輯門的分析方法 ? (2) 兩輸入與非門的瞬態(tài)特性 ? 下降時(shí)間是反相器的 2倍 (n輸入則增大 n倍 )。 ? 負(fù)載電容： ? n為扇入系數(shù)， N為扇出系數(shù)。 1,11,111N e ff NDNC NA NBP A P BP e ff P CP A P B P DKKK K KKKKKK K K?????? ? ????????? ? ? ???? ? ?? ? ? ??? ? ? ???北京大學(xué)微電子學(xué)系 賈嵩 2022 26 靜態(tài) CMOS邏輯門的分析方法 ? (3) 復(fù)雜與或非門 ? 輸入信號(hào) 不 同步變化 ： ? 由最左邊和最右邊的傳輸特性曲線決定電路的噪聲容限。 ? ?? ?1,11,22,1 1 11 1 1 1 0 .1 1 .9 21ln2 ( ) 0 .10 .1 1 .91ln2 ( )P e ffA B DN e ff N e ffA C B CL TP D D D D TPrP e ff D D TP D DD D TPTN D D DLfN e ff D D TND D TNKKKKKKK K K KC V V V VtK V V VVVV V VCtK V VVV?????? ? ?????? ? ? ?? ? ? ?? ? ? ?? ? ? ??? ??? ? ?? ? ??? ?????????? ? ???， 或 20 .1D TNDDVV?? ????? ??????北京大學(xué)微電子學(xué)系 賈嵩 2022 28 靜態(tài) CMOS邏輯門的設(shè)計(jì) ? 等效反相器方法 ： ? 根據(jù)給定的工藝參數(shù)和電路性能的要求，計(jì)算出 KN,eff和 KP,eff (串聯(lián) 支路中每個(gè) MOS管的導(dǎo)電因子增大 n倍 )； ? 根據(jù)電路結(jié)構(gòu)確定每個(gè) MOS管的導(dǎo)電因子 ； ? 根據(jù)工藝條件確定 MOS管的溝道長(zhǎng)度和每個(gè) MOS管的溝道寬度。針對(duì) m工藝，已知 : ? VTN = , VTP = , μ n=220 cm2/, μ p= 76 cm2/ tOX= m, VDD=。根據(jù)式（ ）的上升時(shí)間公式和給定的參數(shù)，可以求出使上升時(shí)間為 40ps所要求的 KP,eff, 即 北京大學(xué)微電子學(xué)系 賈嵩 2022 30 解題： ? 設(shè)計(jì)過程需要確定 8個(gè)器件的溝道寬度和長(zhǎng)度 ? ?P , e f f 2 4 20 . 1 1 . 9 21ln2 ( ) 0 . 1 = 4 .1 1 0 ( A /V )L T P D D D D T Pr D D T P D DD D T PC V V V VKt V V VVV?? ??? ? ?? ? ??? ???? ????? 4 2N , e f f 4 . 2 9 1 0 ( A / V )K ??Y = ( A + B ) C + DAABBCCDDVDD北京大學(xué)微電子學(xué)系 賈嵩 2022 31 解題 ? 要使最壞情況下上拉通路和下拉通路的等效導(dǎo)電因子滿足上述要求，則有 ? 根據(jù)給出的柵氧化層厚度 tox， ? 可以得到 42P A P B P D P , e f f42P C P A3 1 2 . 2 7 1 0 ( A /V )1 6 . 1 3 1 0 ( A /V )2K K K KKK??? ? ? ? ?? ? ?Y = ( A + B ) C + DAABBCCDDVDD 4 2NA NB NC N, e f f 4 2ND N, e f f2 10 ( A / V ) 10 ( A / V )K K K KKK? ? ? ? ?? ? ?14 72078. 85 10 3. 9 13 .2 6 10 ( F /c m )2. 6 10oxoxoxC t?? ? ????? ? ? ??北京大學(xué)微電子學(xué)系 賈嵩 2022 32 解題 ? 又根據(jù)導(dǎo)電因子公式： ? 取所有 MOS管的溝道長(zhǎng)度為 m，則可以求出電路中每個(gè) MOS管的溝道寬度： ? 從這個(gè)例子可以看出，要使靜態(tài) CMOS電路具有和 CMOS反相器一樣的性能（對(duì)比第三章例題），則要增大串聯(lián)管的尺寸， n個(gè)管子串聯(lián)則每個(gè)管子的寬度要增大 n倍。 Y a b c d e fg?北京大學(xué)微電子學(xué)系 賈嵩 2022 34 用靜態(tài) CMOS邏輯門實(shí)現(xiàn)組合邏輯 ? (1) 8輸入“與” ?4輸入與非門比 8輸入與非門的性能好 ； ?2輸入或非門比反相器 的性能 差。 Y a b c d e f g h??北京大學(xué)微電子學(xué)系 賈嵩 2022 35 用靜態(tài) CMOS邏輯門實(shí)現(xiàn)組合邏輯 ? (1) 8輸入“與” ?綜上分析，得到一個(gè)較好的電路結(jié)構(gòu) 。 Y ab c d e f gh? ? ? ?北京大學(xué)微電子學(xué)系 賈嵩 2022 36 用靜態(tài) CMOS邏輯門實(shí)現(xiàn)組合邏輯 ? (1) 8輸入“與” ? CL=2fF時(shí)的仿真結(jié)果 ? 扇入系數(shù)太大會(huì)使電路性能嚴(yán)重退化。 北京大學(xué)微電子學(xué)系 賈嵩 2022 37 用靜態(tài) CMOS邏輯門實(shí)現(xiàn)組合邏輯 ? (1) 8輸入“與” ? CL=20fF時(shí)的仿真結(jié)果 ? 當(dāng)驅(qū)動(dòng)較大的外部負(fù)載電容時(shí)， 2輸入或非門的上升時(shí)間顯著大于反相器的上升時(shí)間 。 北京大學(xué)微電子學(xué)系 賈嵩 2022 38 用靜態(tài) CMOS邏輯門實(shí)現(xiàn)組合邏輯 ?一般邏輯電路的設(shè)計(jì)流程 : 1)根據(jù)真值表寫出邏輯表達(dá)式 。 3)確定電路的邏輯圖和具體實(shí)現(xiàn)的電路 。 5)完成電路的版圖設(shè)計(jì)。 Y A B A B A B A BY A B A B A B A B? ? ? ? ?? ? ? ? ?北京大學(xué)微電子學(xué)系 賈嵩 2022 41 用靜態(tài) CMOS邏輯門實(shí)現(xiàn)組合邏輯 ? (2) 異或 (同或 ) ? 用 10個(gè) MOS管產(chǎn)生異或邏輯： BC A BY AB C AB A B AB A A B??? ? ? ? ? ? ? ? ?C 北京大學(xué)微電子學(xué)系 賈嵩 2022 42 43 用 AOI門實(shí)現(xiàn)異或、同或功能 VDDAABBYAABBVDDAABBYAABB異或： Y＝ AB+AB Y=A B 同或： Y=AB+AB Y=A B 北京大學(xué)微電子學(xué)系 賈嵩 2022 44 ? 多路器 （ MUX）：通過控制信號(hào)從多個(gè)數(shù)據(jù)來源中選擇一個(gè)傳送出去。 ? 必須保證每次 選中且 只選中一個(gè)數(shù)據(jù) 。 0 0 0 1 1 0 2 0 3 1( ) ( )Y s D s D s s D s D s? ? ? ? ? ?北京大學(xué)微電子學(xué)系 賈嵩 2022 48 用靜態(tài) CMOS邏輯門實(shí)現(xiàn)組合邏輯 ? (4) 全加器 ? 根據(jù)真值表得到邏輯表達(dá)式： ? PUN和 PDN結(jié)構(gòu)對(duì)稱 ： ? 輸入信號(hào)反相時(shí)對(duì)應(yīng)的輸出信號(hào)也反相