【正文】 ————————————————————————————————————很多人發(fā)貼，來信詢問關于約束、時序分析的問題，比如：如何設置setup，hold時間？如何使用全局時鐘和第二全局時鐘（長線資源）？如何進行分組約束？如何約束某部分組合邏輯？如何通過約束保證異步時鐘域之間的數(shù)據(jù)交換可靠？如何使用I/O邏輯單元內(nèi)部的寄存器資源？如何進行物理區(qū)域約束，完成物理綜合和物理實現(xiàn)？等等。另外通過約束還可以指定IO引腳所支持的接口標準和其他電氣特性。附加專門約束時，首先約束分組之間的路徑，然后約束快、慢速例外路徑和多周期路徑，以及其他特殊路徑。這種時序約束在Xilinx中用Setup to Clock（edge），Clock（edge） tohold等表示。則，TARRIVAL=TCKO+TOUTPUT+TLOGIC其中TINPUT為輸入端的組合邏輯、網(wǎng)線和PAD的延遲之和，TSETUP為輸入同步元件的建立時間。前面介紹公式和圖中的TCKO和TSETUP（注：有的工具軟件對TCKO和TSETUP的定義與前面圖形不同，還包含了到達同步器件的一段logic的時延）是器件內(nèi)部固有的一個時間量，一般我們選取典型值，對于FPGA，這個量值比較小，一般不大于1~2ns。為了便于理解，舉例說明。 = Tco= 1/Tclk對比一下前面的介紹，只要理解了B包含了兩級寄存器之間的所有l(wèi)ogic和net的延時就會發(fā)現(xiàn)與前面公式完全一致。在Xilinx等的時序概念中，稱Altera的Microtsu為setup時間，用Tsetup表示，請大家區(qū)分一下。slack的定義。Pin to Pin Delay （tpd）tpd指輸入管腳通過純組合邏輯到達輸出管腳這段路徑的延時，特別需要說明的是，要求輸入到輸出之間只有組合邏輯，才是tpd延時。注：這里定義Setup時間是站在同步時序整個路徑上的，需要區(qū)別的是另一個概念Micro tsu。+ B其中前兩個屬性叫做輸入偏移（OFFSET_IN）約束，基本功能相似，僅僅是約束取的參考對象不同而已?！緦嵤┥鲜黾s束的方法和命令】實施上述約束的基本方法是，根據(jù)已知時序信息，推算需要約束的時間值，實施約約束。搞不清楚，永遠痛苦，長痛不如短痛了，呵呵。數(shù)據(jù)和時鐘之間的約束：OFFSET和SETUP、HOLD時間為了確保芯片數(shù)據(jù)采樣可靠和下級芯片之間正確的交換數(shù)據(jù)，需要約束外部時鐘和數(shù)據(jù)輸入輸出引腳之間的時序關系（或者內(nèi)部時鐘和外部輸入/輸出數(shù)據(jù)之間的關系，這僅僅是從采用了不同的參照系罷了）。附加時序約束的一般策略是先附加全局約束，然后對快速和慢速例外路徑附加專門約束。(3)指定FPGA/CPLD引腳位置與電氣標準FPGA/CPLD的可編程特性使電路板設計加工和FPGA/CPLD設計可以同時進行，而不必等FPGA/CPLD引腳位置完全確定，從而節(jié)省了系統(tǒng)開發(fā)時間。感覺時序這方面的東西，很基礎，但要有深入又很難。[ 本帖最后由 huahuagood 于 20091129 11:10 編輯 ]我也來說兩句 查看全部回復 最新回復ve explained it properly. ust make sure that once you have added hold time, setup time and propagation delay, the clock period has not been exceeded. s time period.Q：Can any body tell mewhy holdtime violations will not get affected with change in frequency. Butsetup time violations will depend on the frequency. Please explain me therelation of setup time/ hold time with frequency.A1：may be the picture will explain ?A2：Think of set up time as being frequencydependent because it has to do with when the data arrives... We can39。如圖7所示：我們可以將較大的組合邏輯分解為較小的幾塊，中間插入觸發(fā)器，這樣可以提高電路的工作頻率。通過改變走線的方式來減小延時下面將要分析在FPGA設計中如何提高同步系統(tǒng)中的工作時鐘。 第二種情況如果時鐘存在延時，這種情況下就要考慮保持時間了，同時也需要考慮建立時間。 時鐘統(tǒng)一在上升沿進行采樣，為了便于分析我們討論兩種情況即第一：假設時鐘的延時Tpd為零，其實這種情況在FPGA設計中是常常滿足的，由于在FPGA設計中一般是采用統(tǒng)一的系統(tǒng)時鐘，也就是利用從全局時鐘管腳輸入的時鐘，這樣在內(nèi)部時鐘的延時完全可以忽略不計。圖中Tco是觸發(fā)器的數(shù)據(jù)輸出的延時；Tdelay是組合邏輯的延時；Tsetup是觸發(fā)器的建立時間；Tpd為時鐘的延時。建立與保持時間的簡單示意圖如下圖1所示。那么，假設你對這一個DFF做優(yōu)化，你會怎么做？打包這個DFF，假設為DFFA。convert_clk39。D2的建立時間要求：Tco1＋T1(logic delay)＋Tsetup2 Tc（CLOCK 周期) 。同步器有效的條件：第一級觸發(fā)器進入亞穩(wěn)態(tài)后的恢復時間 + 第二級觸發(fā)器的建立時間 = 時鐘周期。建立時間：觸發(fā)器在時鐘沿來到前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時間。 其中Tcq 觸發(fā)器時鐘到數(shù)據(jù)輸出的延時，Tcd 時鐘的延時參數(shù) Tpd 組合邏輯的延時，Tsetup 觸發(fā)器的保持時間。建立時間與保持時間概述（EETOP）（編者注：maxbird在該部分詳細說明了建立時間和保持時間的概念，以及如果不滿足二者可能導致的亞穩(wěn)態(tài)的傳播。至于說T2min為0時的情況，其實T2min是永遠不能為0的，即使是一根導線其時延也是不可能為0的，這就是為什么移位寄存器的兩個觸發(fā)器之間連的只是一根導線，導線后端觸發(fā)器的保持時間卻還是可以滿足的原因，其實移位寄存器中觸發(fā)器的保持時間可以看成是小于等于其間導線的時延。 其實在實際的問題中，setup time并不一定是大于零的，因為Clock到達時刻并不等同于latch的傳輸門A關閉的時刻（更何況這種關閉并不是絕對的和瞬間完成的），這之間有一個未知的延遲時間。數(shù)據(jù)穩(wěn)定傳輸必須滿足建立和保持時間的要求，當然在一些情況下，建立時間和保持時間的值可以為零。因為布圖前綜合，時序分析采用統(tǒng)計線載模型，在布局前修正保持時間違例可能會導致布圖后建立時間違例。 所以如果Data沒有在Clock到達之后保持足夠長的時間，那么很有可能在傳輸門A完全關閉之前Data就已經(jīng)變化了，并且引起了feedback的變化。如果inv0、inv1和inv2的延時較?。―ata的變化影響feedback和Q的時間越短），那么為了保證正確性，就需要更大的hold time。因為觸發(fā)器內(nèi)部數(shù)據(jù)的形成是需要一定的時間的，如果不滿足建立和保持時間，觸發(fā)器將進入亞穩(wěn)態(tài)，進入亞穩(wěn)態(tài)后觸發(fā)器的輸出將不穩(wěn)定，在0和1之間變化，這時需要經(jīng)過一個恢復時間，其輸出才能穩(wěn)定，但穩(wěn)定后的值并不一定是你的輸入值。D2的建立時間要求：Tco1＋T1(logic delay)＋Tsetup2 Tc（CLOCK周期) 。 至于說T2min為0時的情況，其實T2min是永遠不能為0的，即使是一根導線其時延也是不可能為0的，這就是為什么移位寄存器的兩個觸發(fā)器之間連的只是一根導線，導線后端觸發(fā)器的保持時間卻還是可以滿足的原因，其實移位寄存器中觸發(fā)器的保持時間可以看成是小于等于其間導線的時延。 maxbird在該部分詳細說明了建立時間和保持時間的概念，以及如果不滿足二者可能導致的亞穩(wěn)態(tài)的傳播。那么 Tsetup2 Tc（CLOCK 周期)－（Tco1＋T1）。相對的保持時間實際就是路徑的總延時（Tco1＋T1）。只有slack是正值，才是好的結果。同樣的可以解釋負的hold time。 在FPGA設計的同一個模塊中常常是包含組合邏輯與時序邏輯，為了保證在這些邏輯的接口處數(shù)據(jù)能穩(wěn)定的被處理，那么對建立時間與保持時間建立清晰的概念非常重要。這個問題是在設計中必須考慮的問題，只有弄清了這個問題才能保證所設計的組合邏輯的延時是否滿足了要求。 圖3 符合要求的時序圖 圖5 時鐘存在延時但滿足時序 從上面的分析可以看出同步系統(tǒng)時對D2建立時間T3的要求為：TTcoT2max＝T3它們的走線時延的關系如下：同一個LAB中（最快） 同列或者同行 不同行且不同列。 為了解決大家的疑難，我們將逐一討論這些問題。為了滿足日新月異的通信發(fā)展，Xilinx新型FPGA/CPLD可以通過IO引腳約束設置支持諸如 AGP、BLVDS、CTT、GTL、GTLP、HSTL、LDT、LVCMOS、LVDCI、LVDS、LVPECL、LVDSEXT、LVTTL、 PCI、PCIX、SSTL、ULVDS等豐富的IO接口標準。【周期（PERIOD）的含義】周期的含義是時序中最簡單也是最重要的含義，其它很多時序概念會因為軟件商不同略有差異，而周期的概念確是最通用的，周期的概念是FPGA/ASIC時序定義的基礎概念。在Altera里常用tsu (Input Setup Times)、th (Input Hold Times)、tco(Clock to OutDelays)來表示。 數(shù)據(jù)延時和數(shù)據(jù)到達時間的關系TDELAY為要求的芯片內(nèi)部輸入延遲，其最大值TDELAY_MAX與輸入數(shù)據(jù)到達時間TARRIVAL的關系：TDELAY_MAX+TARRIVAL=TPERIOD 公式4所以：TDELAYTDELAY_MAX=TPERIOD－TARRIVAL 要求輸出的穩(wěn)定時間從下一級輸入端的延遲可以計算出當前設計輸出的數(shù)據(jù)必須在何時穩(wěn)定下來，根據(jù)這個數(shù)據(jù)對設計輸出端的邏輯布線進行約束，以滿足下一級的建立時間要求，保證下一級采樣的數(shù)據(jù)是穩(wěn)定的。比較難以確定的是TINPUT和TOUTPUT兩個時間量。輸入偏移約束例：時鐘周期為20ns，前級寄存器的TCKO選則1ns，前級輸出邏輯延時TOUTPUT為3ns，中間邏輯TLOGIC的延時為10ns，那么TARRIVAL=14ns，于是可以在數(shù)據(jù)輸入引腳附加NET DATA_IN OFFET=INBEFORE CLK其中TDELAY為要求的芯片內(nèi)部輸入延遲，其最大值與輸入數(shù)據(jù)到達時間TARRIVAL的關系如帖6所述:TDELAY_MAX + TARRIVAL = TPERIOD,所以TDELAY TPERIOD TARRIVAL = 20 14 =6 ns.輸出偏移約束例：設時鐘周期為20ns，后級輸入邏輯延時TINPUT為4ns、建立時間TSETUP為1ns，中間邏輯TLOGIC的延時為10ns，那么TSTABLE=15ns，于是可以在數(shù)據(jù)輸入引腳附加NET DATA_OUT OFFET=OUTAFTER CLK，其中TOUTPUT_DELAY為要求的芯片內(nèi)部輸出延遲，其最大值與要求的輸出數(shù)據(jù)穩(wěn)定時間TSTABLE的關系為：TOUTPUT_DELAY_MAX+TSTABLE= TPERIOD.TOUT_DELAY TPERIOD TSTABLE = 20 15 = 5ns【Altera對應的時序概念】前面首先介紹的第一個時序概念是周期，Period，這個概念是FPGA/ASIC通用的一個概念，各方的定義相當統(tǒng)一，至多是描述方式不同罷了，所有的FPGA設計都首先要進行周期約束，這樣做的好處除了在綜合與布局布線時給出規(guī)定目標外，還能讓時序分析工具考察整個設計的Fmax等。 一個設計的Fmax在時序報告，或者在圖形界面觀察。回到Altera的時序概念，Altera的tsu定義如下：tsu = Data Delay – Clock Delay + Micro tsuClock Hold Time tH時鐘保持時間是只能保證有效時鐘沿正確采用的數(shù)據(jù)和使能信號的最小穩(wěn)定時間。Slack = Required clock period – Actual clock p