【正文】 。slack的定義。Pin to Pin Delay （tpd）tpd指輸入管腳通過純組合邏輯到達(dá)輸出管腳這段路徑的延時，特別需要說明的是，要求輸入到輸出之間只有組合邏輯，才是tpd延時。tco ＝ Clock Delay + Micro tco + Data Delay注：其中 Micor tco也是一個寄存器的固有屬性，指的是寄存器相應(yīng)時鐘有效沿，將數(shù)據(jù)送到輸出端口的內(nèi)部時間參數(shù)。定義的公式為：tH= Clock Delay – Data Delay + Micro tH注：其中Micro tH是指寄存器內(nèi)部的固有保持時間，同樣是寄存器的一個固有參數(shù)，典型值小于1～2ns。在Xilinx等的時序概念中，稱Altera的Microtsu為setup時間，用Tsetup表示，請大家區(qū)分一下。注：這里定義Setup時間是站在同步時序整個路徑上的，需要區(qū)別的是另一個概念Micro tsu。關(guān)于時序分析和關(guān)鍵路徑改進(jìn)等內(nèi)容在后面的帖子會有專門的討論，暫時不做進(jìn)一步介紹。以Quartus2為例，在圖形界面的觀察方法是，編譯實現(xiàn)完成后，展開Compilation Report下面的TimingAnalyses，單擊Fmax（not include delays to / frompins）即可。= 1/Tclk對比一下前面的介紹，只要理解了B包含了兩級寄存器之間的所有l(wèi)ogic和net的延時就會發(fā)現(xiàn)與前面公式完全一致。(EC)Fmax + Tsu+ B= TcoAltera的周期定義公式描述如下：Clock Period = Clktoout + Data Delay + Setup Time Clk Skew 即，Tclk 為了便于理解，舉例說明。其中前兩個屬性叫做輸入偏移（OFFSET_IN）約束，基本功能相似，僅僅是約束取的參考對象不同而已。約束的具體命令根據(jù)約束工具不同而異，首先說使用Xilinx器件的情況下，實施上述約束的命令和方法。約束輸入時間偏移，需要知道TINPUT，TINPUT為輸入端的組合邏輯、網(wǎng)線和PAD的延遲之和，PAD的延時也根據(jù)器件型號也有典型值可選，但是到達(dá)輸入端的組合邏輯電路和網(wǎng)線的延時就比較難以確定了，只能通過靜態(tài)時序分析工具分析，或者通過底層布局布線工具量取，有很大的經(jīng)驗和試探的成分在里面。前面介紹公式和圖中的TCKO和TSETUP（注：有的工具軟件對TCKO和TSETUP的定義與前面圖形不同，還包含了到達(dá)同步器件的一段logic的時延）是器件內(nèi)部固有的一個時間量，一般我們選取典型值，對于FPGA，這個量值比較小，一般不大于1~2ns。【實施上述約束的方法和命令】實施上述約束的基本方法是，根據(jù)已知時序信息，推算需要約束的時間值，實施約約束。只要滿足上述關(guān)系，當(dāng)前芯片輸出端的數(shù)據(jù)比時鐘上升沿提早TSTABLE時間穩(wěn)定下來，下一級就可以正確地采樣數(shù)據(jù)。計算要求的輸出穩(wěn)定時間的公式推導(dǎo)如下：定義：TSTABLE = TLOGIC +TINPUT +TSETUP從前面帖子介紹的周期（Period）公式，可以得到(其中TCLK_SKEW＝TCLK1－TCLK2)：TCLK＝TCKO＋TOUTPUT+TLOGIC+TINPUT+TSETUP+TCLK_SKEW將TSTABLE的定義代入到周期公式，可以得到：TCLK=TCKO+TOUTPUT+TSTABLE+TCLK_SKEW所以，TCKO +TOUTPUT+TSTABLETCLK 這個公式就是TSTABLE必須要滿足的基本時序關(guān)系，即本級的輸出應(yīng)該保持怎么樣的穩(wěn)定狀態(tài)，才能保證下級芯片的采樣穩(wěn)定。其中TINPUT為輸入端的組合邏輯、網(wǎng)線和PAD的延遲之和，TSETUP為輸入同步元件的建立時間。公式1根據(jù)周期（Period）公式，我們可以得到：Tcko+Toutput+Tlogic+Tinput+TsetupTclk_skew=Tclk。則，TARRIVAL=TCKO+TOUTPUT+TLOGIC搞不清楚，永遠(yuǎn)痛苦，長痛不如短痛了，呵呵。下面依次介紹。很多其它時序工具直接用setup和hold表示。這種時序約束在Xilinx中用Setup to Clock（edge），Clock（edge） tohold等表示。數(shù)據(jù)和時鐘之間的約束：OFFSET和SETUP、HOLD時間為了確保芯片數(shù)據(jù)采樣可靠和下級芯片之間正確的交換數(shù)據(jù)，需要約束外部時鐘和數(shù)據(jù)輸入輸出引腳之間的時序關(guān)系（或者內(nèi)部時鐘和外部輸入/輸出數(shù)據(jù)之間的關(guān)系，這僅僅是從采用了不同的參照系罷了）。PERIOD約束會自動處理寄存器時鐘端的反相問題，如果相鄰?fù)皆r鐘相位相反，那么它們之間的延遲將被默認(rèn)限制為PERIOD約束值的一半。后面要講到的其它時序約束都是建立在周期約束的基礎(chǔ)上的，很多其它時序公式，可以用周期公式推導(dǎo)。附加專門約束時，首先約束分組之間的路徑，然后約束快、慢速例外路徑和多周期路徑，以及其他特殊路徑。附加時序約束的一般策略是先附加全局約束，然后對快速和慢速例外路徑附加專門約束。通過附加約束條件可以使綜合布線工具調(diào)整映射和布局布線過程，使設(shè)計達(dá)到時序要求。另外通過區(qū)域約束還能在FPGA上規(guī)劃各個模塊的實現(xiàn)區(qū)域，通過物理布局布線約束，完成模塊化設(shè)計等。另外通過約束還可以指定IO引腳所支持的接口標(biāo)準(zhǔn)和其他電氣特性。(3)指定FPGA/CPLD引腳位置與電氣標(biāo)準(zhǔn)FPGA/CPLD的可編程特性使電路板設(shè)計加工和FPGA/CPLD設(shè)計可以同時進(jìn)行，而不必等FPGA/CPLD引腳位置完全確定，從而節(jié)省了系統(tǒng)開發(fā)時間。(2)獲得正確的時序分析報告幾乎所有的FPGA設(shè)計平臺都包含靜態(tài)時序分析工具，利用這類工具可以獲得映射或布局布線后的時序分析報告，從而對設(shè)計的性能做出評估。有些人不知道何時該添加約束，何時不需要添加？有些人認(rèn)為低速設(shè)計不需要時序約束？關(guān)于這些問題，希望下面關(guān)于約束作用的論述能夠有所幫助！【附加約束的基本作用】：(1)提高設(shè)計的工作頻率對很多數(shù)字電路設(shè)計來說，提高工作頻率非常重要，因為高工作頻率意味著高處理能力。這帖子copy這些，看著看著也會覺得一知半解的 ——————————————————————————————————————————————————————————————————：剛看到一個帖子，應(yīng)該有幫助，就編輯放在這吧~~來自——————————————————————————————————————————————————————————————————很多人發(fā)貼，來信詢問關(guān)于約束、時序分析的問題，比如：如何設(shè)置setup，hold時間？如何使用全局時鐘和第二全局時鐘（長線資源）？如何進(jìn)行分組約束？如何約束某部分組合邏輯？如何通過約束保證異步時鐘域之間的數(shù)據(jù)交換可靠？如何使用I/O邏輯單元內(nèi)部的寄存器資源？如何進(jìn)行物理區(qū)域約束，完成物理綜合和物理實現(xiàn)？等等。感覺時序這方面的東西，很基礎(chǔ)，但要有深入又很難。 huahuagood (20091129 18:06:26)QUOTE:原帖由 mentor00 于 20091129 17:11 發(fā)表 非常基本的概念，看明白了，關(guān)于約束的一大部分難關(guān)也就攻克了。 mentor00 (20091129 17:11:32)非常基本的概念，看明白了，關(guān)于約束的一大部分難關(guān)也就攻克了。樓主多謝了。[ 本帖最后由 huahuagood 于 20091129 11:10 編輯 ]我也來說兩句 查看全部回復(fù) 最新回復(fù)t_clock t_setup + t_hold + t_prop_delayAnother way of looking at it is that the time left for your logicoperation between the two registers equals to the clock period minusthe setup and hold time. I copied an example about how to calculate setup and hold time from a book(in the attachment).giggs11,I think the formula u gave us is wrong, according to the waveformin the example, I get this:T_setup ＝（T_clock ＋ △T）－T_bin_logic，T_hold=_bin_logic－△TIn above interview quiz ,△T=0. So,the equation is:T_setup ＝（T_clock ＋ △T）－T_bin_logic=T_clockT_setup ==This gives a max clock frequency of 1/.這個附件就是上面這個圖：(20091129 10:41:34, Size: KB, Downloads: 5)下面這個附件的圖：(20091129 10:57:37, Size: MB, Downloads: 15)再一個(20091129 10:57:37, Size: MB, Downloads: 5)(20091129 10:57:37, Size: 160 KB, Downloads: 3)ve explained it properly. ust make sure that once you have added hold time, setup time and propagation delay, the clock period has not been exceeded. still u face hold violations, u can manully work on it to fix. Manually place the cells to avoid hold violations, or in the worst case, u can keep some buffers in the datapath to avoid hold violations (but be sure setup timing is not effected.)you said If a chip is done with hold violations, JUST DUMP the chip. why can39。be found atA2：1) What causes HOLD VIOLATIONS in DESIGN.Simply, data should be hold for some time (hold time) after the edge of the clock. So, if the data changes with the hold time might cause violation. In general, holdtime will be fixed during backend work (during PNR) while buildingclock tree. If u r a frontend designer, concentrate on fixing setup time violations rather than hold violations. 2) How it effects DESIGN.If a chip is done with some setup violations it can work by reducing the frequency.If achip is done with hold violations, JUST DUMP the chip. This is how it effects at the end of the day. Hold vilations needs to be fixed. 3) What cha