【正文】 QuartusⅡ軟件和 MATLAB 軟件， 大大提高了設(shè)計(jì)效率， 基本上完成 了本課題的任務(wù)。 最后我要感謝父母長(zhǎng)期以來(lái)對(duì)我的支持，以及同學(xué)的幫助，才能使我得以順利完成本次畢業(yè)設(shè)計(jì)。它是國(guó)內(nèi)比較常用的一種仿真軟件，本次設(shè)計(jì)所用的是 QuartusⅡ， QuartusⅡ的邏輯綜合工具為 VHDL 語(yǔ)言設(shè)計(jì)能充分利用芯片的特點(diǎn)提供了有利條件。由于 FIR 濾波器具有 IIR 濾波器所沒有的線性相位，在實(shí)現(xiàn)方面比較容易，所以具有廣泛的應(yīng)用。還要注意所有的乘法器都由 generate聲明來(lái)舉例說明的，這一聲明允許額外流水線級(jí)的分配。 y=a(0)。event and (clk=39。039。 SIGNAL x: N1BIT。 y_out:OUT STD_LOGIC_VECTOR(W41DOWNTO 0) )。 W3:integer:=19。該濾波器的優(yōu)點(diǎn)在于我們不在需要給 x[n]提供額外的移位寄存器，也沒有必要為達(dá)到高吞吐量給乘積的加法器添加額外的流水線級(jí)?？梢钥闯?FIR濾波器是由一個(gè)“抽頭延遲線”加法器和乘法器的集合構(gòu)成的。在 N次查詢循環(huán)后就完成了對(duì)內(nèi)積 y 的運(yùn)算。使用流水線可以縮短這一數(shù)量，但也非常有限，仍舊非常長(zhǎng)。此時(shí)通過提高內(nèi)部時(shí)鐘方法，輸入信號(hào)數(shù)據(jù)率為 1MHz的 16階串行濾波器，移位寄存器的觸發(fā)時(shí)鐘和計(jì)數(shù)器時(shí)鐘為 16MHz,計(jì)數(shù)器給系數(shù)ROM地址產(chǎn)生權(quán)系數(shù)與移 位寄存器串行輸出的數(shù)據(jù)乘法累加輸出。)。)。 title(39。)。 subplot(2,2,3) stem(n,hn2,39。矩形窗設(shè)計(jì)的 h(n)39。,boxcar(N))。 N=21。即 dh (n)=IDFT[ dH ( ?je )]； dh (n)=?21 ??? ?? deeH njjd?? )( 3 由過渡帶寬及阻帶最小衰減要求，比對(duì) 6 種窗函數(shù)基本參數(shù)選定窗函數(shù) ? (n)及 N 值。 利用窗函數(shù)法設(shè)計(jì) FIR濾波器 1 設(shè)計(jì)思路 設(shè)希望設(shè)計(jì)的濾波器傳輸函數(shù)為 dH ( ?je ), dh (n)是與其對(duì)應(yīng)的單位脈沖響應(yīng)， dH ( ?je )= njn d enh??????? )( dh (n)= ?21 ??? ?? deeH njjd?? )( 首先給定所要求的理想濾波器頻率響應(yīng) dH ( ?je )，由 dH ( ?je )導(dǎo)出 dh (n)，但它是無(wú)限長(zhǎng)序列，且是非因果序列。圖 2 中，線性相位無(wú) ?90 附加相移，幅度函數(shù)在 ? =0, ??2, 呈偶對(duì)稱，因此適合做低通 、 高通濾波器。 3 線性相位特點(diǎn)及幅度函數(shù)的特點(diǎn) 第一類線性相位條件即 h(n)偶對(duì)稱時(shí)，幅度函數(shù) H(? )和相位函數(shù) )(?? 分別為 H(? )=? ?????1012 ])c os [()(NnNnnh ? )(?? =?12(N1)? 第二類線性相位條件即 h(n)奇對(duì)稱時(shí)，幅度函數(shù) H(? )和相位函 數(shù) )(?? 分別為 H(? )=?????1012 ])(sin[)(NnNnh ?? )(?? =( 12??N )? ?2? 由于 h(n)的長(zhǎng)度 N 取奇數(shù)還是偶數(shù)，對(duì) H( ? )的特性有影響，因此，對(duì)于兩類線性相位，下面我們分四種情況討論其幅度特性的特點(diǎn)。 3 有限沖擊響應(yīng)（ FIR）濾波器的優(yōu)點(diǎn)： １ .既有嚴(yán)格的線性相位又具有任意的幅度 ２ .FIR 濾波器的單位抽樣響應(yīng)是有限長(zhǎng)的，因而濾波器性能穩(wěn)定 ３ .只要經(jīng)過一定的延時(shí)，任何非因果有限長(zhǎng)序列都能變成因果的有限長(zhǎng)序列，因而能用因果系統(tǒng)來(lái)實(shí)現(xiàn) 濾波器用于單位沖擊響應(yīng)是有限長(zhǎng)的因而可用快速傅立葉變換 (FFT)算法來(lái)實(shí)現(xiàn)過濾信號(hào)，可大大提高運(yùn)算效率。 從設(shè)計(jì)工具看， IIR 濾波器可以借助與模擬濾波器的成果，計(jì)算工作量比較小，對(duì)計(jì)算工具的要求不高。圖象處理以及數(shù)據(jù)傳輸都要求信道具有線性相位特性，有限沖擊響應(yīng)（ FIR）濾波器具有很好的線性相位特性，因此越來(lái)越受到廣泛的重視。即可得到離散信號(hào))(nTsx ， )()()()( tptxtxn T sx an T sta ?? ? 其中沖激串函數(shù)為： ????? ?? n nT sttp )()( ?，它是時(shí)域的周期信號(hào)，周期為 Ts ，則)(txa 和 )(nTsx 的傅立葉變換如式 和式 所示 dtetxjX tjaa ???????? )()( ?????? njj enT sxeX ?? )()( 由上述兩式可以得到 ??????? ?????? n saTssj jkjXTsjXeX )(1)()( ?? 將連續(xù)信號(hào) )(txa 經(jīng)抽樣變成 )(nTsx 后， )(nTsx 的頻譜將變成周期的。 且對(duì)一個(gè) LSI系統(tǒng)我們可以用四種不同的方法描述它： ① 頻率響應(yīng)： ?????0 )()( nnjj enheH ?? ② 轉(zhuǎn)移函數(shù)： nn znhzH????? 0 )()( ③ 差分方程： ???? ?????MrNk rnxrbknykany 01 )()()()()( ④ 卷積關(guān)系： )(*)()()()( nhnxknhkxnyk ??? ????? 3 離散時(shí)間信號(hào)的傅立葉變換及 DFT 簡(jiǎn)單介紹一下連續(xù)時(shí)間信號(hào)的傅立葉變換及傅立葉級(jí)數(shù)的基本概念，然后著重討論離散信號(hào)的抽樣定理，最終引導(dǎo)出時(shí)域和頻域都取離散值的離散 傅立葉變換即 DFT。此外， Quartus Ⅱ還支持Testbench(仿真測(cè)試向量文件 )和 Tcl 仿真腳本文件。可選的編譯類型包括二種： 。 Quartus Ⅱ就是 Altera 公司推出的最新一代的可編程邏輯器件開發(fā)系統(tǒng)， Quartus Ⅱ支持對(duì) Altera 公司的 APEX、 FLEX、 Cyclone、 Mercury、Excalibur、 Stratix 和 Stratix GX 等系列器件進(jìn)行開發(fā)和配置。例：一個(gè)元件最初可以用算法來(lái)定義，在高層次設(shè)計(jì)、檢驗(yàn)時(shí)使用，仿真通過以后，可以用硬件結(jié)構(gòu)代替算法定義，以實(shí)現(xiàn)實(shí)際電路的設(shè)計(jì)。它允許設(shè)計(jì)者在其使用范圍內(nèi)選擇工藝和方法。 (2) 使用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)，可以在設(shè)計(jì)階段進(jìn)行功能驗(yàn)證，這樣設(shè)計(jì)者可以不斷地修改和優(yōu)化 RTL 代碼描述，直到滿足設(shè)計(jì)需求。 由自頂向下的設(shè)計(jì)過程可知，從總體行為設(shè)計(jì)開始到最終邏輯綜合，形成網(wǎng)表為止，每一步都要進(jìn)行仿真檢查，這樣有利于盡早發(fā)現(xiàn)系統(tǒng)設(shè)計(jì)中存在的問題，從而可以大大縮短系統(tǒng)硬件設(shè)計(jì)周期。如果通過這一步仿真，那么就可以利用綜合工具進(jìn)行綜合了。在行為描述階段，并不真正考 慮其實(shí)際的操作和算法用什么方法來(lái)實(shí)現(xiàn)。用戶無(wú)需了解 FPGA的內(nèi)部構(gòu)造和工作原理，只要在計(jì)算機(jī)上輸入電路原理圖或硬件描述語(yǔ)言， FPGA開發(fā)系統(tǒng)就能自動(dòng)進(jìn)行模擬、驗(yàn)證、分割、布局和布線，最后實(shí)現(xiàn) FPGA的內(nèi)部配置。 (3)FPGA 的分段式布線結(jié)構(gòu)決定了其延 遲的不可預(yù)測(cè)性，而 CPLD 的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)延是均勻的和可預(yù)測(cè)的。 輸入 /輸出模塊（ IOB） IOB提供了器件引腳和內(nèi)部邏輯功能陣列之間的連接。 FPGA的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定。 圖 PLD的基本結(jié)構(gòu) 2 現(xiàn)場(chǎng)可編程門陣列 FPGA是現(xiàn)場(chǎng)可編程門陣列 (Field Programmable Gate Array)的簡(jiǎn)稱， 是20世紀(jì) 80年代中期出現(xiàn)的高密度可編程邏輯器件。本設(shè)計(jì)就是用 Quartus Ⅱ 所支持的一種很常用的硬件描述語(yǔ)言（ VHDL）來(lái)編程，并在 Quartus Ⅱ 上編譯與仿真。 關(guān)鍵字： FIR 濾波器； FPGA； VHDL； MATLAB； Quartus Ⅱ Abstract: Digital filter is a fundamental device used in pronunciation amp。目錄 引 言 ............................................... 3 第一章 FPGA 的設(shè)計(jì)流程 ................................. 4 FPGA 概述 ................................................. 5 FPGA 設(shè)計(jì)流程 .............................................. 7 硬件描述語(yǔ)言 HDL(Hardware Description Language) ............... 8 FPGA 開發(fā)工具 Quartus Ⅱ 軟件設(shè)計(jì)流程 ....................... 10 第二章 有限沖激響應(yīng) (FIR)濾波器的原理及設(shè)計(jì) .................. 12 數(shù)字信號(hào)處理基礎(chǔ)原理 ...................................... 12 FIR 濾波器背影知識(shí) ....................................... 15 FIR 數(shù)字濾波器原理 ........................................ 17 利用窗函數(shù)法設(shè)計(jì) FIR 濾波器 ................................. 21 第三章 FIR 數(shù)字濾波器的 FPGA 實(shí)現(xiàn) ........................ 25 串行 FIR 濾波器原理 ........................................ 26 分布式算法基礎(chǔ) ............................................ 26 直接型 FIR 濾波器的原理結(jié)構(gòu)圖 ............................... 28 具有轉(zhuǎn)置結(jié)構(gòu)的 FIR 濾波器 ................................... 30 第四章 結(jié)論與總結(jié) ..................................... 34 謝 辭 .............................................. 35 參考文獻(xiàn) ............................................ 36 摘要 :本論文課題是《 基于 FPGA 的 FIR 濾波器設(shè)計(jì)與實(shí)現(xiàn) 》 。該設(shè)計(jì)對(duì) FPGA 硬件資源的利用高效合理，用 VHDL 編程，在 PFGA 中實(shí)現(xiàn)了高采樣率的 FIR 濾波器。 眾所周知， Quartus Ⅱ 是美國(guó) ALTERA公司自行開發(fā)的一種針對(duì)其公司生產(chǎn)的系列 FPGA的設(shè)計(jì)、仿真、編程的工具軟件， Quartus Ⅱ 是 FPGA應(yīng)用軟件中比較典型和常見的一種工具，在我國(guó)應(yīng)用較為普遍。輸出電路可以提供不同的輸出方 式?？删幊踢壿媺K是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則地排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入 /輸出模塊主要完成芯片上邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長(zhǎng)度的連線線段和一些可編程連接開關(guān)，它們將各個(gè) CLB之間或 CLB、 IOB之間以及 IOB之間連接起來(lái)，構(gòu)成特定功能的電路。 CLB中的邏輯函數(shù)發(fā)生器均為查找表結(jié)構(gòu)，其工作原理類似于 ROM。 (2)FPGA 的集成度遠(yuǎn)高于 CPLD。 FPGA 設(shè)計(jì)流程 FPGA的電路設(shè)計(jì)是通過 FPGA開發(fā)系統(tǒng)實(shí)現(xiàn)。一般來(lái)說，對(duì)系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計(jì)的初始階段，通過對(duì)系統(tǒng)行為描述的仿真來(lái)發(fā)現(xiàn)設(shè)計(jì)中存在的問題。在完成編寫 RTL方式的描述程序以后，再用仿真工具對(duì) RTL方式描述的程序 進(jìn)行仿真。如果三個(gè)層次的某個(gè)層次上發(fā)現(xiàn)有問題，都應(yīng)返回上一層次，尋找并修改相應(yīng)的 錯(cuò)誤，然后再向下繼續(xù)未完的工作。邏輯綜合工具能自動(dòng)地把設(shè)計(jì)轉(zhuǎn)換成針對(duì)某 種工藝的門級(jí)網(wǎng)表，如果出現(xiàn)了新