【正文】 所有的硬件模塊浙江大學碩士學位論文 13 都被集成在一塊芯片中，系統(tǒng)編程需要的固件（ Firmware）存儲在片外的 PROM 等器件中等待調(diào)用。而其他一些任務，比如 DCT/IDCT, Q/IQ, 和運動補償，因為也有許多規(guī)則運算，因此也可以使用專用結構，而可編程結構更適合系統(tǒng)中需求較少但是高層次的任務，比如系統(tǒng)控制等等。缺點是不易修改， 而且專用芯片設計成本高，設計周期也較長。在可編程結構中，需要增 強處理器的某些功能來適應面向視頻圖像處理的特殊算法。在 ASIC 設計中 ， FPGA 可起到原型設計及驗證的作用，在做原型設計及驗證作用的 FPGA 的模型與設計的 ASIC 芯片的功能模型 應當 是相同的 [22]． 。 FPGA 的低端產(chǎn)品在工藝和結構上創(chuàng)新，性能的提高和價格的降低都是令人驚嘆的。 FPGA與 ASIC設計 FPGA 是一種包含很多相同的邏輯單元的集成電路，內(nèi)部有許多觸發(fā)器和分布的布線資源。在 ASIC 設計過程中必須兼顧功能測試與制造測試。在設計一個系統(tǒng)時，總有對應的設計指標，典型的如時鐘頻率、芯片面積、端口驅動能力等，自動綜合工具將這些設計指標作為綜合過程的約 束條件，在給定的包含工藝參數(shù)的綜合庫中選取最佳單元，實現(xiàn)綜合過程。此外 ，由于工藝技術的進步，需要采用更先進的工藝時，也可利用原來所書寫的 HDL 代碼。它們都具有用戶現(xiàn)場可編程特性、都支持邊界掃描技術，而在集成度、速度以及編程方式上具有各自的特點。最后 是視頻壓縮標準的制定提供了統(tǒng)一的通信平臺，導致了大量的應用和市場的出現(xiàn)（視頻編碼芯片的設計方法）。 當前主流的視頻標準都在向兩個方向發(fā)展：一個主要針對高清晰度數(shù)字影像的方向，其特點是較高的圖像分辨率，較高的畫面質量和較高的數(shù)據(jù)傳輸速率；而另一個方向則是針對移動媒體應用的數(shù)字影像方向，其特點是較低的圖像分辨率，較低的數(shù)據(jù)傳輸速率和 較高的壓縮效率。適應不同速率應用的問題和同時開會的需求在 之前的視頻標準中并沒有得到完全解決。 標準是在 1996 年獲得批準的，而在 1998 年和 20xx 年， ITUT 又對它進行了兩次重要的修補，于是產(chǎn)生了 + 和 ++。 MPEG4并非是針對某一種視頻信號的壓縮標準，而是面向眾多的應用。它可對 SIF 分辨率（ NTSC 制式為352 240； PAL 制式為 352 288）的圖像進行壓縮，傳輸速率為 ，每秒播放 30 幀 [5]． 。上個世紀 80 年代以來， ISO/IEC 和 ITUT 分別制定了 MPEGx、 兩大系列視頻編碼國際標準，這些視頻編碼標準追求的共同目標是在盡可能低的碼率下獲得盡可能好的圖像質量 [1]． 。其設計目標為 high 4:4:44 AVS 等高端的視頻編解碼器的開發(fā)，支持 1920 1080（ 4:4:4）的分辨率。 FPGA 原型驗證開發(fā)系 統(tǒng)由于其相對于 ASIC 有著前期設計成本低，回避設計風險，便于功能驗證等特點，在視頻編解碼系統(tǒng)開發(fā)中有著極大的應用空間。 概括起來，本文的工作貢獻包括以下方面： 1. 總結了高性能視頻編解碼器開發(fā)的需求 , 總結了原有開發(fā)系統(tǒng)的優(yōu)勢以及其缺陷和不足，并充分整合到新設計中； 2. 給出了基于 FPGA 的高性能視頻開發(fā)與驗證平臺整體設計，設計充分體現(xiàn) 了高性能的特點，注重開發(fā)驗證過程的便利性和兼容性； 3. 給出了在平臺上模塊開發(fā)進行軟件驗證和綜合后驗證的方法； 4. 在平臺上進行了視頻編解碼器模塊的開發(fā)和設計，并給出了新舊平臺與標準單元庫之間綜合的比較結果。 采用了與制式無關的圖像格式，無論是哪一種制式的視頻信號進入編解碼器后都被轉換成公共中間格式 (CIF)，該圖像對亮度信號而言，每幅圖像掃描 288 行，每行有 352個像素點，色度信號每幀為 144 行 176 個像素，每秒 30 幀，掃描方式為逐行掃描。 MPEG2 所能提供的傳輸率在 3～ 10Mbps 之間，在 NTSC 制式下的分辨率可達 720 486，可提供廣播級的圖像質量，適用于數(shù)字電視廣播 (DVB)、 HDTV 和 DVD 的運動圖像及其伴音的壓縮編碼。 標準目前已經(jīng)超過 ，在視頻會議的編解碼領域中占主導和支配地位。在完成了 標準的最初版本后， ITUT 的 VCEG 就開始在兩個領域開始了進一步的工作。 AVS 標準的主要特點是應用目標明確，技術有針對性。 視頻編解碼芯片開發(fā) 如前所述，正是由于基于硬件的視頻編解碼器在高清晰度的數(shù)字影像方面具有軟件無法做到的優(yōu)勢，而在移動媒體應用方面又有著廣泛的應用，所以視頻編解碼芯片的設計研究一直是一個熱門的話題。 專用集成電路 (Application Specific Integrated Circuit, ASIC)是指面向特定用戶要求和特定電子系統(tǒng)的需要而設計制造的集成電路。 高層次設計階段是與具體生產(chǎn)技術無關的，即與工藝無關 (Technology Independent)。 邏輯綜合與邏輯優(yōu)化 （ Logic Synthesis amp。 EDA 設計過程的每一步模擬仿真都是圍繞電路的功能進行的，因而 都屬于功能測試的范疇。如果不能滿足，通常需要回到第三步重新確定約束條件，進行優(yōu)化。 近年來，各個廠家普遍采用 、 甚至 m 的 CMOS 工藝，繼續(xù)向高密度、大容量發(fā)展。 隨著半導體工藝技術的發(fā)展，由 m 到 m ASIC 的系統(tǒng)速度 也從 120MHz 提升到 300MHz，但 ASIC 的設計成本和技術風險愈來愈高，并且從設計方案到 ASIC 產(chǎn)品商業(yè)應用的周期也 更 長。 它靈活，適用范圍廣，能對不同的算法提供支持，易于升級，但是它為了提供多功能解碼支持，必須增加硬件電路的復雜性，從而導致電路功耗的增加。 2）專用結構 [25]． 專用視頻解碼器結構不具備可編程性，它是針對某個算法或某一類算法而設計和優(yōu)化的浙江大學碩士學位論文 12 硬件電路，每個處理單元可以最大程度的與算法特點相匹配，視頻解碼的各種任務映射到不同硬件處理單元上，針對特定的算法進行系統(tǒng)結構和子模塊優(yōu)化，可以最大程度地與算法特點相匹配。但在一些視頻編碼中，運算會主要集中在少數(shù)幾個模塊中，比如在 MPEG4 中，最主要的運算任務集中于運動估計（ ME）和形狀編碼（ shapeencoding）部分，這兩者占去了整體運算 90％的復雜度。這種結構既有可編程的靈活性，又兼有了專用結構的功耗小、處理速度高等特性。 本研究的意義及論文主要內(nèi)容 如前所述，如果要開發(fā)高性能的視頻編解碼器芯片，需要一整套的系統(tǒng)來支持這項龐大的工作。 混合結構將視頻處理任務作軟硬件實現(xiàn)上的劃分。專用圖像處理器結構的 SoC 也有廣泛的發(fā)展前景。 ? 協(xié)處理器：對于特殊的功能，用硬件實現(xiàn)，在通過軟件對其輸入、輸出進行控制，比如對變長碼的處理，一般的可編程多媒體視頻處理器均有獨立于 CPU的 VLD 處理模塊。以下對它們分別進行介紹。 FPGA廠商一般為用戶提供非常豐富的軟件支持，如 Xilinx 公司的 ISE 系列就是其 FPGA產(chǎn)品的 EDA 軟件包 ，提供設計輸入、綜合、實現(xiàn)和驗證以及板級集成。不同的 FPGA 產(chǎn)品的邏輯單元結構有非常大的不同。 后仿真 —— 將上一步中提取的分布參數(shù)再反標到原來的門級網(wǎng)表中，進行包含門延，連線時延的門級仿真。 測試生成 —— 測試分為功能測試（ Function Test）與制造測試（ Manufacture Test）兩部分?，F(xiàn)有的 EDA 工具只能接受 RTL 級描述的 HDL 文 件進行自動邏輯綜合，因此必須進行 RTL 級轉化。但 FPGA 的制造工藝決 定了 FPGA 芯片中包含的 LUT 和觸發(fā)器的數(shù)量非常多，而且如果用芯片價格除以邏輯單元數(shù)量， FPGA 的平均邏輯單元成本大大低于 PLD。隨著 VLSI 工藝技術的發(fā)展，器件特征尺寸越來越小，芯片規(guī)模越來越大，數(shù)百萬門級的電路可以集成在一個芯片上。另一方面，高端特定功能的帶有多媒體擴展指令集的微處理器雖然能夠提供非常高性能的運算能力，但是無法做到低成本與低功耗，無法滿足多媒體市場的廣泛需求。 AVS 是中國自主制定的擁有自主知 識產(chǎn)權的音視頻編碼技術標準，是由國家信息產(chǎn)業(yè)部科學技術司于 20xx 年 6 月批準成立的數(shù)字音視頻編解碼技術標準工作組所制定的。所謂更高的性能包括更高的壓縮比，保持高清晰的畫質以及低比特率視頻流的應用。在如此高的壓縮比之下，仍然可以保持極佳的畫質 [6]． 。該專家組于 1993 年 11 月與 ISO的 MPEG 專家組聯(lián)合提出了 建議草案，這一草案最終發(fā)展成為 標準，也就是 MPEG2 標準的視頻部分。以下闡述各個標準的產(chǎn)生與發(fā)展歷程 [4]． 。并介紹了對模塊進行了純軟件環(huán)境和實現(xiàn)后驗證的方法，以確保模塊內(nèi)部邏輯和在平臺環(huán)境中工作的正確性。 1 碩 士 學 位 論 文 論文題目 高性能視頻開發(fā)驗證平臺系統(tǒng)的設計 __ 浙江大學碩士學位論文 High Performance Video Development and Verification Platform Written by QingXiao Jiang Directed by Prof. Yu Lu Department of Information Science and Electronic Engineering Zhejiang University Hangzhou, 310027 February 20xx Submitted in conformity with the requirements for the degree of master in Zhejiang University 1 摘 要 視頻編解碼技術在日新月異的飛速發(fā)展，為了迎合高速發(fā)展的多媒體和集成電路技術，現(xiàn)在的 VLSI 開發(fā)需要大大縮短其開發(fā)周期以提高競爭地位。 本文還介紹了基于高性能視頻開發(fā)驗證平臺進行的 AVS D1 解碼器開發(fā)設計和 AVS 運動矢量預測模塊 AGU的開發(fā)設計。比如 MPEG2 的視頻部分就是 ，而 MPEG4 的第 10 部分是 。 ITUT 于 1990 年成立了“ ATM 視頻編 碼專家組”負責制定適用于 BISDN 信道 ATM 編碼傳輸標準。 MPEG4 的壓縮率平均可達 50:1，最高可超過 100:1。 MPEG4 和 這兩種視頻壓縮標準大約都產(chǎn)生于 1995 年，而此后，動態(tài)圖像專家組（ MPEG）和視頻編碼專家組（ VCEG）則仍然力圖建立一個性能明顯超過 MPEG4 和 的新標準。制定 視頻編碼標準的目的還在于改進編碼效率和容錯率，以及能夠更好的適應網(wǎng)絡 [10]． 。目前只有基于硬件（如 ASIC）的視頻編解碼器才能實現(xiàn)實時的高清晰度圖像編解碼。 浙江大學碩士學位論文 9 視頻編解碼芯片開發(fā)方法 視頻編解碼芯片的設計研究涉及到超大規(guī)模集成電路 (Very Large Scale Integration, VLSI)設計和現(xiàn)場可編程門陣列 (Field Programmable Gate Array, FPGA)設計兩個方面的技術。而 FPGA 的一個 LUT 只能處理 4 輸入的組合邏輯，因此， PLD 適合用于設計譯碼等復雜組合邏輯。 行為級優(yōu)化與 RTL 級轉化 —— 進行行為級算法優(yōu)化與功能仿真，同時完成向寄存器傳輸級（ RTL： Register Transport Level）描述的轉化。與行為級仿真和 RTL 級仿真不同的是，完成邏輯綜合后的門級仿真包含了門單元的延時信息，因而門級仿真需要相應工藝的仿真庫的支持。 參數(shù)提取 —— 在前面完成邏輯綜合所產(chǎn)生的門級網(wǎng)表文件中，已經(jīng)包含了門級單元本身的工藝參數(shù)，完成版圖綜合后，由于布局布線都已確定，可以從版圖進一步提取出連線電阻，連線電容等分布參數(shù)。用戶在 設計時規(guī)定邏輯單元實現(xiàn)的邏輯函數(shù)，并且選擇性的接通互聯(lián)陣列的連線，從而實現(xiàn)自己的設計。 Xilinx 的 VirtexIV 是其標志性的高端產(chǎn)品系列，它使用了 90nm 的制造工藝，使得在創(chuàng)造了高性能與高密度的同時，功耗卻減半， 全片高達 500 MHz 的運行浙江大學碩士學位論文 11 頻率， I/O 接口方面也由于使用了新技術，可以支持 500MHZ 以上的數(shù)據(jù)傳輸速率。在綜合了二者的特點基礎之上，還有一種混合結構。 ? 超長指令字：在一條指令中實現(xiàn)多個操作，由譯碼器實現(xiàn)指令的調(diào)度、執(zhí)行。因此會在消費電子類和移動圖像處理等對功能要求不高，但強調(diào)低功耗、低成本、高集成度的應用中得到廣泛應用。一些視頻芯片使用了專用的硬件結構來獲得低功耗和較小的成本，它的缺點是缺少對未來延展的潛力和開發(fā)成本較高，因此，也有一些編解碼芯片接收了兩者的優(yōu)點，產(chǎn)生了混合了軟硬件的結構 [18]． ，這種結構在性能和延展性上取得了某種平衡。如果劃分到軟件實現(xiàn)的任務較多，且硬件實現(xiàn)的任務比較單一，那么系統(tǒng)的靈活性較 好。 圖 12 是一個混合結構的 MPEG4編碼器的例子： R IS C C ach e D M A M EM IF M otion Est imat or M otion C omp en sat or S h ar e M em ory T ext