【正文】 s chip integrated, Lattice pany39。 所以我要感謝 x老師。我相信在以后的人生道路上，我將不會(huì)迷茫，因?yàn)槲抑牢也荒芙鉀Q的問(wèn)題不一定是不能解決的問(wèn)題，這一點(diǎn)我堅(jiān)信。 通過(guò)對(duì)本課題的研究我有以下幾個(gè)方面的收獲： （ 1）學(xué)習(xí)與掌握了 FPGA的基本原理及其各種應(yīng)用，對(duì)它的軟件設(shè)計(jì)方法有較深入的認(rèn)識(shí)。秒計(jì)數(shù)最大到 59時(shí)分計(jì)數(shù)加 1，分也是到 59時(shí)計(jì)數(shù)加 1。設(shè)計(jì)思路：根據(jù)控制模塊（ contr）的輸出k的高低電平?jīng)Q定。給一個(gè)月計(jì)數(shù) qy，由月計(jì)數(shù)的不同給 畢業(yè)設(shè)計(jì)（論文）專用紙 第 頁(yè) 7 予 date不同取值。 時(shí)（ hour）：時(shí)信號(hào) qs[7:0]，低四位 qsl[3:0]，高四位 qsh[7:0]，時(shí)進(jìn)位信號(hào) cout。當(dāng)秒信號(hào)計(jì)數(shù)小于 59時(shí)，如果十位 qmh==5，個(gè)位 qml9則十位不變，個(gè)位每秒加 1， carry1=0；如果 qmh5而 qml==9,則令 qmh=qmh+1,qml=0,carry1=0；如果 qmh5且 qml9，則 qmh=qmh， qml=qml+1,carry1=0。設(shè)計(jì)思路：在沒(méi)有按下外部控制按鍵時(shí)，每 8秒輪流控制年月日和時(shí)分秒模塊，就是說(shuō)在前 8秒內(nèi)令 rc為 0，下一個(gè) 8秒內(nèi)令其為 1，然后輪流交換。由于實(shí)現(xiàn)方式的不同，有些 FPGA 只能編程一次，而有些則可以重復(fù)進(jìn)行多次編寫。 而 這些 功能的實(shí)現(xiàn) ， 均 是以鐘表 的 數(shù)字化為基礎(chǔ)的。與傳統(tǒng)紙質(zhì)的萬(wàn)年歷相比 ,數(shù)字萬(wàn)年歷得到了越來(lái)越廣泛的應(yīng)用。對(duì)此，數(shù)字萬(wàn)年的設(shè)計(jì)就有了用武之地。 基于 FPGA的萬(wàn)年歷 電路的設(shè)計(jì) Based on the design of the calendar FPFA circuit 目錄 摘要 ............................................................................................................................................. I Abstract ....................................................................................................................................... II 前言 .............................................................................................................................................1 第 1章 萬(wàn)年歷的發(fā)展及 FPGA簡(jiǎn)介 ...............................................................................................2 萬(wàn)年歷的發(fā)展 .................................................................................................................2 FPGA簡(jiǎn)介 .......................................................................................................................2 第 2章 設(shè)計(jì)原理 .........................................................................................................................3 組成模塊 ........................................................................................................................3 系統(tǒng)設(shè)計(jì)圖 ....................................................................................................................3 第 3章 各功能模塊介紹 ...............................................................................................................5 分頻模塊（ fenpin） ......................................................................................................5 控制模塊（ countr） ......................................................................................................5 時(shí)間顯示調(diào)整模塊（ mux_4） ..........................................................................................5 時(shí)分秒模塊 （ timeve） .................................................................................................6 年月日模塊（ nyr2021） ...............................................................................................6 顯示控制模塊 (mux_16)...................................................................................................7 譯碼器（ yimaqi） ..........................................................................................................7 第 4章 模擬仿真 .........................................................................................................................9 年月日模塊仿真 .............................................................................................................9 時(shí)分秒模塊仿真 .............................................................................................................9 結(jié)論 ........................................................................................................................................... 10 總結(jié)與體會(huì) ................................................................................................................................ 11 謝辭 ........................................................................................................................................... 12 參考文獻(xiàn) .................................................................................................................................... 13 附錄一 ....................................................................................................................................... 14 附錄二 ....................................................................................................................................... 25 附錄三 ....................................................................................................................................... 30 畢業(yè)設(shè)計(jì) （論文）專用紙 第 頁(yè) I 基于 FPGA的萬(wàn)年歷電路的設(shè)計(jì) 摘要 基于 FPGA的萬(wàn)年歷設(shè)計(jì)，主要完成的任務(wù)是使用 Verilog語(yǔ)言，在 Quartis2上完成電路設(shè)計(jì)，程序開發(fā)模擬，基本功能是能夠顯示 /修改年月日時(shí)分秒?；贔PGA的萬(wàn)年歷設(shè)計(jì)，采用軟件開發(fā)模擬，開發(fā)成本低，而且再功能設(shè)計(jì)上有很大的靈活度，只要在軟件上進(jìn)行簡(jiǎn)單的修改就能實(shí)現(xiàn)不同的 功能要求，能夠滿足不同環(huán)境要求。 本設(shè)計(jì)基于 FPGA，采用 Verilog 語(yǔ)言編程 ,用軟件的方式設(shè)計(jì) ,靈活性好 ,且作為課程設(shè)計(jì)來(lái)說(shuō)不僅是對(duì)以往大學(xué)階段一些知識(shí)的應(yīng)用也不用花費(fèi)多少成本。因此，研究 數(shù)字萬(wàn)年歷 及擴(kuò)大其應(yīng)用，有非常現(xiàn)實(shí)的意義。在 FPGA 名稱中的“現(xiàn)場(chǎng)可編程”是指“在現(xiàn)場(chǎng)”進(jìn)行。 rc的作用就是相當(dāng)于個(gè)脈沖，這個(gè)脈沖決定了該模塊的輸出電平。最終秒信號(hào) qm={qmh,qml},秒進(jìn)位信號(hào) enmin =carry|jf(jf是外部按鍵信號(hào) )。初始賦值令 {qsh,qsl}=8’ h00，進(jìn)位信號(hào) carry1=0。如：當(dāng) qy=3，則 date=31。當(dāng) k是高電平時(shí)，該模塊的輸出端輸出的是當(dāng)前的時(shí)分秒信號(hào)， 即：令 q0=0、 q1=0，q q3顯示秒信號(hào)的十位與個(gè)位， q q5顯示分信號(hào)的十位與個(gè)位， q q7顯示時(shí)信號(hào)的十位與個(gè)位。 畢業(yè)設(shè)計(jì)（論文）專用紙 第 頁(yè) 10 結(jié)論 每到新年，人們就會(huì)買來(lái)一本新的日歷，配上繪有圖畫的日歷牌掛在墻上，既是裝飾，又能指示年、月、日、星期等信息。 （ 2）通過(guò)對(duì)電路原理圖設(shè)計(jì)繪制，對(duì)數(shù)字電路有了更加清晰的了解，學(xué)到了以前沒(méi)注意到的知識(shí)。 最后我想說(shuō)的是我又一次感受到了書到用時(shí)方恨少。 在設(shè)計(jì)之初，我的迷茫曾一度讓我煩悶，不知道該怎么寫，不知道怎么下手，在這個(gè)困難時(shí)期，各位老師和同學(xué)給了我很大的幫助，使他們的幫助使我一步步的完成了畢業(yè)設(shè)計(jì)。s new PLL chip and integrated with DLL PLL. DLL used PLL and by IP core generated tools convenient to management and configuration. 7. Embedded special hardcore Embedded special hardcore is relatively lowlevel embedded soft nuclear speaking, means the FPGA processing ability strong hardcore (Core), equivalent to hardcore ASIC circuit. In order to improve the FPGA performance, chip producers in the chip inside 畢業(yè)設(shè)計(jì)（論文）專用紙 第 頁(yè) 19 integrated some special hard core. For example: in order to improve the multiplication of speed, mainstream FPGA are integrated in the FPGA special on timemultiplier。t need direct selection w