【正文】 iring resources, layout wiring device can automatically according to the input logic s table topology and constraint condition selecting wiring resources to connect each module unit. Essentially, wiring resources use method and the results of the design, direct relationship is closely. 6. Underlying inline function units Inline function module mainly refers to the DLL Locked Loop (PLL), tow vehicle Phase Locked Loop), (soft processing DSP and CPU SoftCore nucleus (). Now more and more rich inline function units, makes the monolithic FPGA became systemlevel design tools, make its have the ability of the software and hardware joint design, gradually transition to the SOC platform. The DLL and with similar functions, PLL can be pleted in high precision, low jitter clock frequency multiplication of and points frequency, and occupies emptiespared to adjust and remove equal function. Xilinx pany produces the chip, Altera DLL used to bee the pany39。 同時，我還要感謝 x老師，在做畢業(yè)設(shè)計的過程中我深深的感到了在去年和 x老師一起學(xué)習(xí)Quartus2對于我的畢業(yè)設(shè)計是多么的有用。他們的幫助不僅使我順利 解決問題，同時也使我感受到了溫暖，給了我強大的動力，使我和同學(xué)們的關(guān)系更加緊密，使我更加深入明白了團(tuán)結(jié)就是力量。 本次畢業(yè)設(shè)計完成的主要工作和任務(wù)如下：對設(shè)計方案的理論研究，電路原理的設(shè)計制作，軟件的 編寫和調(diào)試以及畢業(yè)論文的制作。 時分秒模塊仿真 上圖顯示的是時分秒模塊的運行仿真結(jié)果圖，秒針每到 60個計數(shù)時分針才走動一次，秒針的走動需要由分頻模塊輸出的 1HZ的脈沖來帶動，秒帶分走，分帶時走。 顯示控制模塊 (mux_16) 該模塊的主要功能是控制是顯示時分秒還是年月日。 date：一年又十二個月， 而且每個月的天數(shù)不完全相同，需要對 date做不同的取值判斷。最終分信號 qf={qfh,qfl}，分進(jìn)位信號 enhour =carry1|jh(jh同秒信號中的 jf，一樣是外部按鍵信號 )。當(dāng)秒信號計數(shù)到 59時，則要把秒信號計為0，同時進(jìn)位信號 carry1=1。設(shè)計思路是：用一個模 10計數(shù)器，該計數(shù)器每秒有 10個脈沖波形，如圖 3所示： 圖 3 模 10計數(shù)器波形 然后對該計數(shù)器每秒計數(shù)一次，也就是說在一秒內(nèi)有 10個脈沖，但是只要最后的一個脈沖，這樣就得到了一個周期為 1s的脈沖，如圖 4所示： 圖 4 1Hz脈沖 控制模塊（ countr） 該模塊的主要功能是對時間顯示調(diào)整模塊（ mux_4）進(jìn)行控制，并且參與外部控制。設(shè)計者可以對這些器件進(jìn)行編程來完成各種各樣的任務(wù)。 畢業(yè)設(shè)計（論文）專用紙 第 頁 2 第 1章 萬年歷的發(fā)展及 FPGA簡介 萬年歷的發(fā)展 鐘表、日歷等的數(shù)字化大大方便了現(xiàn)代人的生活 ， 同時也大大的擴展了鐘表的功能，例如 自動報警 、 打鈴 、 控制其他電子產(chǎn)品 等。但使用這種紙質(zhì)日歷，必須記得每天按時撕一張，否則反而會記錯日期，常常有人因為忘記每天撕掉而記錯日期，錯過重要事情，造成損失。如鐘表易壞，需要經(jīng)常維修，日歷需要每天翻頁等。電路設(shè)計模塊中分為幾個模塊：分頻、控制、時間顯示調(diào)整、時分秒 、年月日、顯示控制、譯碼器。同時，該設(shè)計在精確度上遠(yuǎn)遠(yuǎn)超過鐘表，并且不需要維修，也不用像日歷一樣每天翻頁，極其方便，且能夠添加各種不同功能的要求。按照系統(tǒng)設(shè)計功能的要求 ,設(shè)計一個簡單的數(shù)字萬年歷，顯示年、月、日、時、分、秒等基本功能。 數(shù)字萬年歷 是一種用數(shù)字電路技術(shù)實現(xiàn)時、分、秒計時的裝置，與機械式時鐘相比具有更高的準(zhǔn)確性和 靈活性 ，且無機械裝置，具有更長的使用壽命，因此得到了廣泛的使用 。與那些內(nèi)部功能已被制造者固化的器件相反。當(dāng)按下外部按鍵的時候，也就意味著使用者參與控制了，該模塊有 2個外置按鍵可供使用者使用，按下第一個按鍵則顯示時分秒，按下第二個按鍵顯示年月日，當(dāng)兩個按鍵都按下的時候默認(rèn)按鍵無效。 分（ minute）：分信號 qf[7:0]，低四位 qfl[3:0]，高四位 qfh[7:0]，分進(jìn)位信號 enhour。則當(dāng)時信號計數(shù)到 23(qsh==2amp。這里有個需要注意的是 2月，一般年份 2月有 28天，但是閏年則有 29天。當(dāng) k是低電平時，該模塊的輸出端輸出的是年月日，即：令 q0、 q q q3顯示年信號的千位、百位、十位、個位， q q5顯示月信號的十位與個位， q q7顯示日信號的十位與個位。但使用這種紙質(zhì)日歷，必須記得每天按時撕一張，否則反而會記錯日期，常常有人因為忘記每天撕掉而記錯日期，錯過重要事情，造成損麻煩。 （ 3）本設(shè)計重點在于軟件的設(shè)計，因此在設(shè)計過程中使自己在大學(xué)學(xué)到的 Verilog語言知識得到了鞏固，同時提高了解決實際問題的能力 畢業(yè)設(shè)計（論文）專用紙 第 頁 11 總結(jié)與體會 通過幾個月的努力，萬年歷設(shè)計基本完成了所要實現(xiàn)的功能，完成了畢業(yè)設(shè)計。在大學(xué)期間學(xué)院給我們專業(yè)開了不少課程，自己沒怎么認(rèn)真學(xué)習(xí)，這一點在平時沒怎么感受，但是在這次的畢業(yè)設(shè)計中我我卻感受到了。在這里請接受我真誠的謝意！ 畢業(yè)設(shè)計（論文）專用紙 第 頁 13 參考文獻(xiàn) [1] 劉建清，劉漢文，高光海，等，從零開始學(xué) CPLD和 VerilogHDL編程技術(shù) [M]，北京：國防工業(yè)出版社， 2021； [2] 楊春玲，朱敏，等，可編程邏輯器件應(yīng)用實踐 [M]，哈爾濱：哈爾濱工業(yè)大學(xué)出版社， 2021 [3] 馮濤，王程，等，可編程邏輯器件開發(fā)技術(shù) —— MAX+plus2入 門與提高 [M]，北京：人民郵電出版社， 2021 [4] 杜海生，邢文等， FPG設(shè)計指南器件、工具和流程 [M]，北京：人民郵電出版社， 2021 [5] 王輝，殷穎，陳婷，俞一鳴，等， MAX+plus2和 Quattur2應(yīng)用于技巧開發(fā) [M]，北京：機械工業(yè)出版社， 2021 [6] 張志剛，等， FPGA于 SOPC設(shè)計教程 —— DE2實踐，西安：西安電子科技大學(xué)出版社， 2021 [7] 夏宇聞，等， Verilog數(shù)字系統(tǒng)設(shè)計教程（第 2版） [M]，北京：北京航空航天大學(xué)出版社， 2021 [8] 鄭利浩，王荃，陳華鋒，等 ， FPGA數(shù)字邏輯設(shè)計教程 —— Verilog[M]，北京：電子工業(yè)出版社，2021 [9] 夏宇聞，甘偉，等， Verilog HDL入門 (第 3版 )[M]，北京：北京航空航天大學(xué)出版社， 2021 [10]吳厚航，等，深入淺出玩轉(zhuǎn) FPGA[M]，北京：北京航空航天大學(xué)出版社， 2021 [11]吳繼華，王誠，等， Altera FPGA/CPLD設(shè)計（基礎(chǔ)篇），北京：人民郵電出版社， 2021 [12] EDA先鋒工作室，吳繼華，蔡海寧，王誠，等， Altera FPGA/CPLD設(shè)計（高級篇）（第 2版），北京：人民郵 電出版社， 2021 [13]（美）沃爾夫（ Wolr,W.），等，基于 FPGA的系統(tǒng)設(shè)計 [M]，北京：機械工業(yè)出版社， 2021 [14]姚遠(yuǎn)，李辰，等， FPGA應(yīng)用開發(fā)入門與典型實例（修訂版） [M]，北京：人民郵電出版社， 2021 [15]侯伯亨 ,等， VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計（第三版） [M]，西安：西安電子科技大學(xué)出版社， 2021 畢業(yè)設(shè)計（論文）專用紙 第 頁 14 附錄一 At present by the hardware description language (Verilog or VHDL) has done by a simple circuit design, can the prehensive and layout, rapid replication to test, is on the FPGA design verification of modern IC technical mainstream. These can edit ponent can be used to achieve some basic logic gate (such as AND, OR, XOR, NOT) OR a bit more plicated bination function such as decoder OR mathematical equations. In most of the FPGA inside, these editable ponents are contains memory ponents such as flipflop Flip flop) (or other more plete memory blocks. System according to need stylist can be connected by editable the FPGA internal logic, like connecting block a circuit test plate is placed on a chip. A after they leave the finished product FPGA logic blocks and connection can be changed according to the designers, so the FPGA can plete need logical functions. The FPGA in general than ASIC (special integrated chips) speed will slow, unable to perform plex designs, and consume more power. But they also have many advantages such as can quickly finished product, can be modified to correct an error in a programme and cheaper cost. Manufacturers might also offer cheap but editing ability is poor FPGA. Because these chips have more bad of the editable ability, so these design development is in ordinary FPGA pletion, and then on to design transferred to a similar to the chip ASIC. Another method is to use CPLD (plex programmable logic device prepare). Early in the mid 1980s PLD equipment in FPGA has root. CPLD and FPGA includes some relatively large number of programmable logic unit. CPLD logical gate density in a logical units to tens of thousands, and FPGA is usually between in tens of thousands to millions of. The major difference between and FPGA CPLD their system structure. CPLD is a bit of 畢業(yè)設(shè)計（論文）專用紙 第 頁 15 restrictive structure. This structure by one or more editable results logical groups of the sum of gilead and some relatively low