【正文】 these basic documents, you can run layout wiring tools to confirm whether overlooked some standards or made a wrong distribution. This will make you at the initial stage design and layout engineer working together, mon planning the PCB39。 global The third category is short term resources used to plete basic logic unit, the logical interconnection between and wiring。 該論文 是在我的畢業(yè)設(shè)計(jì)指導(dǎo)老師 x老師的親切、熱心的指導(dǎo)下完成的。比如開始我沒能認(rèn)真書寫導(dǎo)致出現(xiàn)不少錯(cuò)誤字符，沒能及時(shí)保存導(dǎo)致文檔丟失等，這些問題的發(fā)現(xiàn)解決我相信對我以后進(jìn)入社會(huì)，參加工作是一個(gè)很好的鍛煉。本次畢業(yè)設(shè)計(jì)除了讓我回顧以前學(xué)過的知識(shí)外，也使我學(xué)習(xí)到了新的東西。假如輸入的端個(gè)數(shù)為，每個(gè)輸出端只能有兩個(gè)狀態(tài)，則輸出端個(gè)數(shù)最多有 2n 個(gè) 本設(shè)計(jì)采用的是 3線 8 線譯碼器，輸入端為年月日的信號(hào)或者是時(shí)分秒的信號(hào)，輸出的 8位二進(jìn)制數(shù)對應(yīng)譯碼器的真值表。需要注意的是日和月都是兩位十進(jìn)制數(shù)表示，故需要用 8位二進(jìn)制數(shù)表示，而年是四位十進(jìn)制信號(hào)，需要 16位表示。最終時(shí)信號(hào) qs={qsh,qsl}， cout=carry1。如果 qfh==5,qfl9，則 qfh=qfh， qfl=qfl+1， carry1=0。 時(shí)分秒模塊 （ timeve） 秒（ second）：秒信號(hào) qm[7:0],低四位 qml[3:0]，高四位 qmh[7:4]，秒進(jìn)位信號(hào) enmin。分頻模塊是為了得到一個(gè)周期為秒的脈沖，該脈沖主要用于秒的走動(dòng)；控制模塊要完成的功能是由使用者決定顯示年月日還是時(shí)分秒，當(dāng)使用者不參與控制時(shí)，時(shí)分秒和年月日每隔一小段時(shí)間會(huì)自動(dòng)輪流顯示，當(dāng)使用者參與控制時(shí)則需要由改模塊完成；時(shí)間顯示調(diào)整模塊，顧 名思義就是對時(shí)間進(jìn)行調(diào)整修改；時(shí)分秒模塊和年月日模塊分別控制時(shí)分秒和年月日；顯示控制模塊的功能是控制顯示時(shí)分秒還是年月日，在設(shè)計(jì)過程中為了節(jié)省器材，減少數(shù)碼管的個(gè)數(shù)，把年月日和時(shí)分秒分成兩個(gè)模塊，至于顯示哪一個(gè)則有該模塊完成任務(wù)；譯碼器則是在數(shù)碼管上顯示當(dāng)前時(shí)間。 而且通過 萬年歷 的制作進(jìn)一步了解各種在制作中用到的中小規(guī)模集成電路的作用及 使用 方法 ， 且由于 電子萬年歷包括組合邏輯電路和 時(shí)序 電路 ， 通過它可以進(jìn)一步學(xué)習(xí)與掌握各種組合邏輯電路與時(shí)序電路的原理與使用方法 。在設(shè)計(jì)過程中要完成年月日時(shí)分秒等基本功能，同時(shí)還要設(shè)計(jì)鬧鐘功能以及陰陽歷顯示功能（這個(gè)是國外設(shè)計(jì)愛好者未考慮的）。 關(guān)鍵詞： 萬年歷， 日歷， FPGA， Verilog， Quartus2 畢業(yè)設(shè)計(jì) （論文）專用紙 第 頁 II Based on the design of the calendar FPFA circuit Abstract The calendar based on FPGA design, the main task is to use Verilog language, in the Quartis2 plete circuit design, program development, basic function is simulated when able to display date/modify minutes. Circuit design module is divided into several modules: points frequency, control and time display adjustment, arc, date, display when control, decoder. Each module plete different tasks, together they form a calendar system circuit design. As for programming, Verilog language, according to use the modules without function and the relations between them control pilation. Software simulation on directly in Quartis2. Into the information age, the concept of time is more and more heavy, but oldfashioned clock and calendar etc time display tools are not very good. Key Words: Calendar, calendar, FPGA, Verilog, Quartus2 畢業(yè)設(shè)計(jì)（論文）專用紙 第 頁 1 前言 隨著近年來科學(xué)技術(shù)的迅速發(fā)展和普及，我們的工作，生活觀念也發(fā)生了巨大的改變，人們對各式電子產(chǎn)品的要求也越來越高，使得與生活密切相關(guān)的電子萬年歷逐漸走向智能化、便捷化。軟件模擬直接在 Quartis2上進(jìn)行。至于程序編寫，使用 Verilog語言，根據(jù)各個(gè)模塊的不用功能和它們之間的控制關(guān)系進(jìn)行編寫。綜上所述本設(shè)計(jì)具有設(shè)計(jì)方便、功能多樣、電路簡潔、成本低廉等優(yōu)點(diǎn)，符合社會(huì)發(fā)展趨勢，前景廣闊。由于使用 FPGA設(shè)計(jì)、簡便，成本低廉，所以本課程設(shè)計(jì)采用基于 FPGA開發(fā)。 此次設(shè)計(jì)與制做 數(shù)字萬年歷 就是為了了解數(shù)字鐘的原理，從而學(xué)會(huì)制作數(shù)字鐘 。 畢業(yè)設(shè)計(jì)（論文）專用紙 第 頁 3 第 2章 設(shè)計(jì)原理 組成模塊 萬年年來設(shè)計(jì)要完成的基本 功能是顯示年月日時(shí)分秒以及時(shí)間修改功能，對此需要把系統(tǒng)分為以下幾個(gè)模塊：分頻模塊（ fenpin）、控制模塊（ contr）、時(shí)間顯示調(diào)整模塊（ mux_4）、時(shí)分秒模塊（ timeve）、年月日模塊（ nyr2021）、顯示控制模塊（ mux_16）、譯碼器模塊（ yimaqi）。 [為了節(jié)省數(shù)碼管，該設(shè)計(jì)把年月 畢業(yè)設(shè)計(jì)（論文）專用紙 第 頁 6 日和時(shí)分秒的顯示分開 ]，當(dāng)該模塊接受到低電平時(shí)顯示當(dāng)前的時(shí)分秒，當(dāng)接受到的是高電平時(shí)則顯示年月日。當(dāng)分信號(hào)計(jì)數(shù)到 59時(shí)，則令 {qfh,qfl}=8’ h00，carry1=1。 qsl=3)，則 {}=8’ h00， carry1=1；如果 qsh=2， qsl3，則 qsh=qsh， qsl=qsl+1， carry1=0；如果 qsh2， qsl=9，則 qsh=qsh+1， qsl=0， carry1=0；如果 qsh2， qsl9則 qsh=qsh， qsl=qsl+1，carry1=0。 . 月計(jì)數(shù)和年計(jì)數(shù)大致計(jì)算方法和日的差不多，只不過月計(jì)數(shù)的時(shí)鐘脈沖來自日計(jì)數(shù)的進(jìn)位信號(hào)，而年計(jì)數(shù)的脈沖來自于月計(jì)數(shù)的進(jìn)位信號(hào)。譯碼器有多個(gè)輸入端和多個(gè)輸出端。 本文是一篇基于 FPGA的數(shù)字萬年歷的論文，在設(shè)計(jì)過程中我通過在網(wǎng)上和圖書館查閱資料，收集了大量相關(guān)方面的資料，通過對這些資料的學(xué)習(xí)，我了解了 FPGA的相關(guān)知識(shí)并認(rèn)真復(fù)習(xí)了 Verilog語言。通過對這些問題的解決處理，我感覺到不僅所學(xué)知識(shí)有了較全面的了解，同時(shí)也是對我自身的一個(gè)進(jìn)步。 畢業(yè)設(shè)計(jì)（論文）專用紙 第 頁 12 謝辭 該畢業(yè)設(shè)計(jì)在一定程度上代表了我大學(xué)四年所學(xué)，也是我大學(xué)生活的一個(gè)結(jié)束，為此我想在這里感謝學(xué)院為我?guī)淼囊磺?，沒有學(xué)院為我提供的這個(gè)平臺(tái)，我想將會(huì)很難順利地完成大學(xué)四年的學(xué)習(xí)和本次畢業(yè)設(shè)計(jì)。 The second type is longterm resources to plete chip speed signals between somebody and 2 of the clock signal wiring。s walk line, redundancy planning, heat dissipation problems and signal integrity. The FPGA tools may can provide help in these fields, and help you to solve these problems, so you must ensure that understanding your toolkit function. You consult a layout experts the later time, the more you . Based on the design of three main consumption CMOS power: internal (to short circuit), leakage (static) and switch (capacitors). When a gate transient, VDD and ground connection between internal power consumption shortcircuit. Leakage power is widespread CMOS process caused by the parasitic effect. And switch power consumption is load capacitance, discharge from the cause. Switch power consumption and short circuit power consumption together called dynamic power consumption. Underneath introduction reduce static power consumption and dynamic power design techniques. The FPGA and CPLD, the identification and classification: The FPGA and CPLD, the identification and classification is mainly according to its structure characteristics and working principle. Usually the classification method is: 畢業(yè)設(shè)計(jì)（論文）專用紙 第 頁 21 will form a structure to product the device called CPLD logical behavior, such as the Lattice of ispLSI series, Xilinx XC9500 series, Altera MAX7000S series and the Lattice (former Vantis) Mach series, etc. Will with querying method structure form logic behavior, such as Xilinx FPGA device called the SPARTAN series, Altera FLEX10K or the ACEX1K series, etc. Although the FPGA and CPLD are programmable ASIC devices, there are many mon features, but because CPLD and FPGA structural differences have respective characteristics: (1) more suitable for pleting various algorithm CPLD device logic, and the bination of FP GA is more suitable for plete temporal logic. In other words, the FPGA is more suitable for flipflop, and lots of structure is more suitable for CPLD limited and a rich trigger the structure of the product. 2 continuous type wiring structure of CPLD determines its temporal delay is uniform and predictable, and FPGA segmented wiring structure of decide their delayed unpredictability. (3) than CPLD in programming FPGA even greater flexibility. CPLD by modifying with fixed logic func