【正文】 The second type is longterm resources to plete chip speed signals between somebody and 2 of the clock signal wiring。通過對(duì)這些問題的解決處理，我感覺到不僅所學(xué)知識(shí)有了較全面的了解，同時(shí)也是對(duì)我自身的一個(gè)進(jìn)步。譯碼器有多個(gè)輸入端和多個(gè)輸出端。 qsl=3)，則 {}=8’ h00， carry1=1；如果 qsh=2， qsl3，則 qsh=qsh， qsl=qsl+1， carry1=0；如果 qsh2， qsl=9，則 qsh=qsh+1， qsl=0， carry1=0；如果 qsh2， qsl9則 qsh=qsh， qsl=qsl+1，carry1=0。 [為了節(jié)省數(shù)碼管，該設(shè)計(jì)把年月 畢業(yè)設(shè)計(jì)（論文）專用紙 第 頁 6 日和時(shí)分秒的顯示分開 ]，當(dāng)該模塊接受到低電平時(shí)顯示當(dāng)前的時(shí)分秒，當(dāng)接受到的是高電平時(shí)則顯示年月日。 此次設(shè)計(jì)與制做 數(shù)字萬年歷 就是為了了解數(shù)字鐘的原理，從而學(xué)會(huì)制作數(shù)字鐘 。綜上所述本設(shè)計(jì)具有設(shè)計(jì)方便、功能多樣、電路簡(jiǎn)潔、成本低廉等優(yōu)點(diǎn)，符合社會(huì)發(fā)展趨勢(shì)，前景廣闊。軟件模擬直接在 Quartis2上進(jìn)行。在設(shè)計(jì)過程中要完成年月日時(shí)分秒等基本功能，同時(shí)還要設(shè)計(jì)鬧鐘功能以及陰陽歷顯示功能（這個(gè)是國外設(shè)計(jì)愛好者未考慮的）。分頻模塊是為了得到一個(gè)周期為秒的脈沖，該脈沖主要用于秒的走動(dòng)；控制模塊要完成的功能是由使用者決定顯示年月日還是時(shí)分秒，當(dāng)使用者不參與控制時(shí)，時(shí)分秒和年月日每隔一小段時(shí)間會(huì)自動(dòng)輪流顯示，當(dāng)使用者參與控制時(shí)則需要由改模塊完成；時(shí)間顯示調(diào)整模塊，顧 名思義就是對(duì)時(shí)間進(jìn)行調(diào)整修改；時(shí)分秒模塊和年月日模塊分別控制時(shí)分秒和年月日；顯示控制模塊的功能是控制顯示時(shí)分秒還是年月日，在設(shè)計(jì)過程中為了節(jié)省器材，減少數(shù)碼管的個(gè)數(shù)，把年月日和時(shí)分秒分成兩個(gè)模塊，至于顯示哪一個(gè)則有該模塊完成任務(wù)；譯碼器則是在數(shù)碼管上顯示當(dāng)前時(shí)間。如果 qfh==5,qfl9，則 qfh=qfh， qfl=qfl+1， carry1=0。需要注意的是日和月都是兩位十進(jìn)制數(shù)表示，故需要用 8位二進(jìn)制數(shù)表示，而年是四位十進(jìn)制信號(hào)，需要 16位表示。本次畢業(yè)設(shè)計(jì)除了讓我回顧以前學(xué)過的知識(shí)外，也使我學(xué)習(xí)到了新的東西。 該論文 是在我的畢業(yè)設(shè)計(jì)指導(dǎo)老師 x老師的親切、熱心的指導(dǎo)下完成的。t have to face these challenges alone, because in the current leading FPGA pany application engineers every day to solve these problems, and they have put forward some amaze your design work easier design guiding principles and solutions. The I/O signal distribution Can provide the most multifunctional pins, I/O standards, termination scheme and difference right FPGA in signal distribution are the most plex design guiding principles. Although the Altera FPGA device no design guiding principles (because it realize rise pare easy), but the spirit of the FPGA design principles guiding thought is quite plex. But in either case, for I/O pins distribution, there are some signal to keep in mind is mon steps: 1. Use an electronic data list all plans signal allocation, and their important properties, such as I/O standard, voltage, need termination methods and relevant clock. 2. Check with the manufacturer block/regional patibility criteria. 畢業(yè)設(shè)計(jì)（論文）專用紙 第 頁 20 3. Consider using the second spreadsheets formulate FPGA layout to determine what tube feet is a universal, which is dedicated, which support difference signal to the and global and local clock, which need reference voltage. 4. Utilizing the above two spreadsheets information and regional patibility criterion, first distribution restricted the biggest signal to the extent the last distribution on pins, the smallest restricted. For example, you may need to distribution serial bus and the clock signal, because they usually only assigned to some special. At this stage, considering writing a contains only port distribution of HDL files. Then through the use of suppliers of tools or using a text editor manually create a limit files, for I/O standards and increase the SSO necessary support information. Ready for these basic documents, you can run layout wiring tools to confirm whether overlooked some standards or made a wrong distribution. This will make you at the initial stage design and layout engineer working together, mon planning the PCB39。畢業(yè)設(shè)計(jì)是對(duì)大學(xué)以往知識(shí)的綜合運(yùn)用，但是由于學(xué)習(xí)的不夠認(rèn)真，導(dǎo)致這設(shè)計(jì)過程中遇見了很多看似簡(jiǎn)單卻沒法自我完成的問題。與傳統(tǒng)紙質(zhì)的萬年歷相比 ,數(shù)字萬年歷得到了越來越廣泛的應(yīng)用。對(duì)于日信號(hào)，當(dāng) qr=date時(shí)，則令 qr=1， clky=1；否則若日信號(hào)的十位與 date的十位相同且個(gè)位小于 date的個(gè)位，則十位不變，個(gè)位每個(gè)脈沖加 1（這里的秒沖有外界和內(nèi)部?jī)煞N，內(nèi)部脈沖來自時(shí)分秒模塊的輸出 cout）；若日信號(hào)十位小于 date的十位，但是個(gè)位相等，則令十位加 1，個(gè)位計(jì)為 0；若 日信號(hào)十位和個(gè)位均小于 date則令日信號(hào)十位不變，個(gè)位加 1。給予初始值： {qfh,qfl}=8’ h00,進(jìn)位信號(hào) carry1=0。由于 FPGA 的設(shè)計(jì)成本低廉，修改方便，從而催生了的、許多富有創(chuàng)新意識(shí)的公司，這就意味著設(shè)計(jì)人員可以在基于 FPGA 的測(cè)試平臺(tái)上實(shí)現(xiàn)他們的軟件開發(fā)，而不需要承擔(dān)數(shù)額巨大的不可重現(xiàn)工程的成本或昂貴的開發(fā)工具。對(duì)此國內(nèi)外許多設(shè)計(jì)人員對(duì)其進(jìn)行了大量的設(shè)計(jì)，有用單片機(jī)開發(fā)的，有用 FPGA開發(fā)的。各個(gè)模塊完成不同的任務(wù)，合在一起就構(gòu)成了萬年歷的系統(tǒng)電路設(shè)計(jì)。每到新年，人們就會(huì)買來一本新的日歷，配上繪有圖畫的日歷牌掛在墻上，既是裝飾，又能指示年、月、日、星期等信息。 FPGA簡(jiǎn)介 FPGA 是現(xiàn)場(chǎng)可編程門陣列（ Field programmable gates array）的英文簡(jiǎn)稱，是由可編程邏輯模塊組成的數(shù)字集成電路（ IC） ,這些邏輯 模塊之間用可配置的互聯(lián)資源。給予秒信號(hào)和進(jìn)位信號(hào)一個(gè)初始值，令 {qmh,qml}=0,carry1=0。 年月日模塊（ nyr2021） 日計(jì)數(shù)：日信號(hào) qr[7:0]，日進(jìn)位信號(hào) clky，以及每月天數(shù) date。 畢業(yè)設(shè)計(jì)（論文）專用紙 第 頁 8 畢業(yè)設(shè)計(jì)（論文）專用紙 第 頁 9 第 4章 模擬仿真 年月日模塊仿真 該仿真圖顯示的是 09年 5月分的，由圖可以看出 5月分有 31天，當(dāng)月份進(jìn)入到下一個(gè)月的時(shí)候，日期 day則變?yōu)?1號(hào)，仿真結(jié)果無誤。 當(dāng)然在設(shè)計(jì)過程中也遇見了不少自己解決不了的問題，對(duì)此我很感謝我的老師、同學(xué)們的幫助。 The fourth category is distributed wiring resources, used for proprietary clock and reset the control signal. In practice, designers don39。在這里請(qǐng)接受我真誠的謝意！ 畢業(yè)設(shè)計(jì)（論文）專用紙 第 頁 13 參考文獻(xiàn) [1] 劉建清，劉漢文，高光海，等，從零開始學(xué) CPLD和 VerilogHDL編程技術(shù) [M]，北京：國防工業(yè)出版社， 2021； [2] 楊春玲，朱敏，等，可編程邏輯器件應(yīng)用實(shí)踐 [M]，哈爾濱：哈爾濱工業(yè)大學(xué)出版社， 2021 [3] 馮濤，王程，等，可編程邏輯器件開發(fā)技術(shù) —— MAX+plus2入 門與提高 [M]，北京：人民郵電出版社， 2021 [4] 杜海生，邢文等， FPG設(shè)計(jì)指南器件、工具和流程 [M]，北京：人民郵電出版社， 2021 [5] 王輝，殷穎，陳婷，俞一鳴，等， MAX+plus2和 Quattur2應(yīng)用于技巧開發(fā) [M]，北京：機(jī)械工業(yè)出版社， 2021 [6] 張志剛，等， FPGA于 SOPC設(shè)計(jì)教程 —— DE2實(shí)踐，西安：西安電子科技大學(xué)出版社， 2021 [7] 夏宇聞，等， Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程（第 2版） [M]，北京：北京航空航天大學(xué)出版社， 2021 [8] 鄭利浩，王荃，陳華鋒，等 ， FPGA數(shù)字邏輯設(shè)計(jì)教程 —— Verilog[M]，北京：電子工業(yè)出版社，2021 [9] 夏宇聞，甘偉，等， Verilog HDL入門 (第 3版 )[M]，北京：北京航空航天大學(xué)出版社， 2021 [10]吳厚航，等，深入淺出玩轉(zhuǎn) FPGA[M]，北京：北京航空航天大學(xué)出版社， 2021 [11]吳繼華，王誠，等， Altera FPGA/CPLD設(shè)計(jì)（基礎(chǔ)篇），北京：人民郵電出版社， 2021 [12] EDA先鋒工作室，吳繼華，蔡海寧，王誠，等， Altera FPGA/CPLD設(shè)計(jì)（高級(jí)篇）（第 2版），北京：人民郵 電出版社， 2021 [13]（美）沃爾夫（ Wolr,W.），等，基于 FPGA的系統(tǒng)設(shè)計(jì) [M]，北京：機(jī)械工業(yè)出版社， 2021 [14]姚遠(yuǎn)，李辰，等， FPGA應(yīng)用開發(fā)入門與典型實(shí)例（修訂版） [M]，北京：人民郵電出版社， 2021 [15]侯伯亨 ,等， VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)（第三版） [M]，西安：西安電子科技大學(xué)出版社， 2021 畢業(yè)設(shè)計(jì)（論文）專用紙 第 頁 14 附錄一 At present by the hardware description language (Verilog or VHDL) has done by a simple circuit design, can the prehensive and layout, rapid replication to test, is on the FPGA design verification of modern IC technical mainstream. These can edit ponent can be used to achieve some basic logic gate (such as AND, OR, XOR, NOT) OR a bit more plicated bination function such as decoder OR mathematical equations. In most of the FPGA inside, these editable ponents are contains memory