【正文】 衷心感謝周老師給予我的關(guān)心和指導(dǎo)，感謝我的同學(xué)在畢業(yè)設(shè)計(jì)中給予我的幫助。同時(shí)，對(duì)性能優(yōu)先方案提出了改進(jìn)方法即：子密鑰簡(jiǎn)單生成和S盒的優(yōu)化。S盒的原理是輸入6bit的數(shù)據(jù)，其中第1位和第6 位確定行，中間4bit確定列，通過行、列查表確定對(duì)應(yīng)的4 bit的輸出。由第一輪子密鑰變換結(jié)果可以看出：第一輪子密鑰的第…、4448位分別為初始密鑰的第53…、6531位。 性能優(yōu)先設(shè)計(jì)方案性能優(yōu)先設(shè)計(jì)方案剛好與資源優(yōu)先設(shè)計(jì)方案相反。這里之所以需要數(shù)據(jù)選擇器，是因?yàn)槟K僅在load_i為高電平時(shí)接受外部數(shù)據(jù)，待加/解密數(shù)據(jù)和外部密鑰通過數(shù)據(jù)選擇器輸入到desround模塊的數(shù)據(jù)輸入端和密鑰輸入端。 KER=expandedR^round_key。 end endalways(R_i or L_i or Key_i or iteration_i or decrypt_i or new_key or s1_i or s2_i or s3_i or s4_i or s5_i or s6_i or s7_i or s8_i)begin R_i_var=R_i。這個(gè)信號(hào)會(huì)輸出給Key_o，作為下輪運(yùn)算的一個(gè)輸入，用以產(chǎn)生下一輪運(yùn)算所需的密鑰。接著輸出的48bit，被劃分為8組，每組6bit，分別加到8個(gè)代換部件S1，S2，…，S8上，經(jīng)查表代換后輸出4bit。l 如果S代換部件的兩個(gè)輸入前2位不同，后2位已知，則其輸出必不同。 圖45 decrypt=1時(shí)key_gen部分仿真波形 圖46 decrypt=0時(shí)key_gen部分仿真波形 S部件代換模塊設(shè)計(jì)擴(kuò)展器輸出的48bit數(shù)據(jù)和密鑰K模2相加得到48bit的數(shù)據(jù)A，這個(gè)數(shù)據(jù)必須代換為32bit的數(shù)據(jù)B，再經(jīng)過重排P(B)，然后才能和L進(jìn)行運(yùn)算。new_key_var[46]= non_perm_key_var[39]。 semi_key[1]=prev0。 semi_key[0]=prev0。 iteration CASE 選擇new_key_var=0。PC1的換位重排規(guī)律如表48所示。DES算法的解密過程是一樣的，區(qū)別僅僅在于第一次迭代時(shí)用子密鑰K15，第二次用K14，…，最后一次用K0，算法本身并沒有任何變化。我們可以看到：在S1中，共有4行數(shù)據(jù)，命名為0、3行；每行有16列，命名為0、3…115列。通過定期在通信網(wǎng)絡(luò)的源端和目的地端同時(shí)改用新的Key，便能更進(jìn)一步提高數(shù)據(jù)的保密性，這正是現(xiàn)在金融交易網(wǎng)絡(luò)流行的做法。例如，第40位輸入代替第1位輸出等等。S盒將6位輸入變成4位輸出。 原始32位右明文塊1（4位）塊2（4位）塊8（4位）…圖35 擴(kuò)展置換右明文擴(kuò)展置換過程如圖36所示。擴(kuò)展置換將右明文從32位擴(kuò)展到48位，除了從32位擴(kuò)展到48位之外，這些位也進(jìn)行置換，因此稱為擴(kuò)展置換（expansion permutation）。為此，56位密鑰分成兩半，各為28位，循環(huán)左移一位或兩位。這個(gè)表要從左向右、從上到下讀。2) 對(duì)明文進(jìn)行初始置換?；驹韴D如31。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無關(guān)，便于保護(hù)IP核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是FPGA/ASIC設(shè)計(jì)的首選仿真軟件。Verilog HDL硬件描述語言能大大降低電路設(shè)計(jì)的難度，這門語言正越來越廣泛的被應(yīng)用，越來越多的學(xué)校已經(jīng)把Verilog HDL硬件描述語言作為數(shù)字邏輯電路教學(xué)中的必要部分，并配有大量的實(shí)踐教學(xué)使學(xué)生掌握它。EDA技術(shù)涉及面廣，內(nèi)容豐富，主要應(yīng)掌握如下四個(gè)方面的內(nèi)容：① 大規(guī)模可編程邏輯器件；② 硬件描述語言；③ 軟件開發(fā)工具；④ 實(shí)驗(yàn)開發(fā)系統(tǒng)。Verilog HDL進(jìn)行設(shè)計(jì)最大的優(yōu)點(diǎn)是其工藝無關(guān)性。隨著VerilogXL 算法的成功，Verilog HDL得到了迅速發(fā)展。不久，其他組織也認(rèn)可和采用DES作為加密算法。介紹DES的細(xì)節(jié)還有兩個(gè)作用：第一，介紹DES；第二，更重要的是分析和理解實(shí)際加密算法。利用這個(gè)方法，我們還要從概念上介紹其他加密算法，但不準(zhǔn)備深入介紹，因?yàn)橥ㄟ^DES介紹已經(jīng)可以了解計(jì)算機(jī)加密算法的工作原理。DES算法為密碼體制中的對(duì)稱密碼體制，又被成為美國(guó)數(shù)據(jù)加密標(biāo)準(zhǔn)，是1972年美國(guó)IBM公司研制的對(duì)稱密碼體制加密算法。1989年， Cadence 收購了GDA公司， Verilog HDL語言成為Cadence公司的私有財(cái)產(chǎn)。這使得工程師在功能設(shè)計(jì)，邏輯驗(yàn)證階段可以不必過多考慮門級(jí)及工藝實(shí)現(xiàn)的具體細(xì)節(jié)，只需根據(jù)系統(tǒng)設(shè)計(jì)的要求施加不同約束條件，即可設(shè)計(jì)出實(shí)際電路。其中，大規(guī)模可編程邏輯器件是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的載體，硬件描述語言是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的主要表達(dá)手段，軟件開發(fā)工具是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的智能化的自動(dòng)化設(shè)計(jì)工具，實(shí)驗(yàn)開發(fā)系統(tǒng)則是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的下載工具及硬件驗(yàn)證工具。Verilog HDL程序結(jié)構(gòu)如圖21所示?！　≈饕攸c(diǎn)：l RTL和門級(jí)優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺(tái)跨版本仿真；l 單內(nèi)核VHDL和Verilog混合仿真；l 源代碼模版和助手，項(xiàng)目管理；l 集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流ChaseX、Signal Spy、虛擬對(duì)象Virtual Object、Memory窗口、Assertion窗口、源碼窗口顯示信號(hào)值、信號(hào)條件斷點(diǎn)等眾多調(diào)試功能；l C和Tcl/Tk接口，C調(diào)試；l 對(duì)SystemC的直接支持，和HDL任意混合l 支持SystemVerilog的設(shè)計(jì)功能；l 對(duì)系統(tǒng)級(jí)描述語言的最全面支持，SystemVerilog， SystemC， PSL；l ASIC Sign off。塊n塊2塊1DES64位明文DES…64位明文56位密鑰56位密鑰64位密文56位密鑰64位明文DES64位密文64位密文 圖31 DES基本原理框圖前面曾經(jīng)介紹過，DES使用56位密鑰。3) 初始置換產(chǎn)生轉(zhuǎn)換塊的兩半，假設(shè)為左明文(LPT)和右明文（RPT）。例如，我們發(fā)現(xiàn)第一個(gè)位置的58表示原明文塊中第58位的內(nèi)容在初始置換時(shí)改寫第一位的內(nèi)容，同樣，1放在表中第40位，表示第一位改寫原明文塊中第40位，所有其他位一樣。例如，如果輪號(hào)為16，則只移一位，否則移兩位。過程如下：1) 將32位右明文分成8塊，每塊各有4位，如圖35所示。123456輸出塊1輸出塊2輸出塊821345678…輸入塊1輸入塊2輸入塊8 圖36 右明文擴(kuò)展置換過程由擴(kuò)展置換過程圖可以知：第一個(gè)輸入位出現(xiàn)在第二個(gè)輸出位和第48位，第二個(gè)輸入位到第三個(gè)輸出位，等等。第4步：P盒置換所有S盒的輸出組成32位塊，對(duì)該32位要進(jìn)行P盒置換（Pbox Permutation）。最終置換的輸出就是64位加密塊。DES算法把64位的明文輸入塊變?yōu)?4位的密文輸出塊，它所使用的密鑰也是64位的，其功能是把輸入的64位數(shù)據(jù)塊按位重新組合，并把輸出分為L(zhǎng)0、R0兩部分，每部分各長(zhǎng)32位，其置換規(guī)則見表41?，F(xiàn)設(shè)輸入為：D=D1D2D3D4D5D6令：列=D2D3D4D5 行=D1D6然后在S1表中查得對(duì)應(yīng)的數(shù)，以4位二進(jìn)制表示，此即為選擇函數(shù)S1的輸出。 DES加密模塊設(shè)計(jì) DES加密模塊總體構(gòu)架DES加密模塊總體構(gòu)架如圖42所示。表48 PC1的換位重排規(guī)律57494133251791585042342618102595143352719113605244366355473931231576254463830221466153453729211352820124在內(nèi)部子密鑰產(chǎn)生器中，除寄存器（C0，D0）外，還有16對(duì)寄存器，即（C1,D1），(C2,D2) ……(C16,D16)。new_key=(0)。 non_perm_key_var[55:28]= semi_key。 semi_key[0]=prev1。new_key_var[45]= non_perm_key_var[45]。S代換部件就是完成從48bit到32bit的代換并重排。l 對(duì)于輸入之間的任何非零的G位差分，32對(duì)中至多有8對(duì)顯示出的差分導(dǎo)致了相同的輸出差分。8個(gè)部件共輸出32bit，這32bit又經(jīng)過換位重排，再與變換信號(hào)的左半部分L（i1）按位模2相加，就成為下一步變換信號(hào)的右半部分R(i).相應(yīng)的左半部分則為L(zhǎng)(i)=R(i1)。desround模塊核心程序如下：key_gen1(.previous_key(previous_key), key_gen 調(diào)用 .iteration(iteration),.decrypt(decrypt), .new_key(new_key),.non_