【正文】 參考文獻(xiàn) [1] [M].北京:電子工業(yè)出版社,2005.[2] 潘松,[M].北京:清華大學(xué)出版社,2005.[3] 潘松,[M].北京: 清華大學(xué)出版社,2005.[4] II實(shí)例精煉[M].北京:北京航空航天大學(xué)出版社,2011.[5] II[M].北京:北京航空航天大學(xué)出版社,2011.[6]徐飛. EDA技術(shù)與實(shí)踐[M].北京：清華大學(xué)出版社,2011.[7]李國(guó)麗，朱維勇，何劍春. EDA與數(shù)字系統(tǒng)設(shè)計(jì)[M].北京：機(jī)械工業(yè)出版社,2009.[8] ， HDL硬件描述語(yǔ)言[M].北京：機(jī)械工業(yè)出版社，2000.[9] Volnei [M].上海：電子工業(yè)出版社,2011[10] [J].重慶文理學(xué)院學(xué)報(bào),2008， 27(1):101102.[11] [J].實(shí)驗(yàn)室研究與探索， 2008,27(4): 102105.[12]秦磊華,王小蘭,管軍. EDA仿真在組成原理設(shè)計(jì)性實(shí)驗(yàn)中的應(yīng)用[J].實(shí)驗(yàn)室研究與探索,2009(4):7982.致 謝首先我要衷心的感謝我的指導(dǎo)老師梁成武老師，梁老師淵博精深的學(xué)識(shí)、嚴(yán)謹(jǐn)求實(shí)的治學(xué)風(fēng)格、精益求精的科學(xué)精神，解決問(wèn)題的能力以及言傳身教的學(xué)者風(fēng)范，給我留下了深刻的印象，不僅使我在學(xué)術(shù)上受益匪淺，而且教會(huì)了我怎樣為人做事，使我終生受益，在此向梁老師致以深深的敬意和衷心的謝意。第三章九個(gè)開(kāi)放性實(shí)驗(yàn)項(xiàng)目介紹了一般數(shù)字電路設(shè)計(jì)的完成流程。圖像顯示方式選擇VGA接口模式 創(chuàng)建pll模塊輸入時(shí)鐘設(shè)置成20MHz，輸出時(shí)鐘24MHz。VGA工業(yè)標(biāo)準(zhǔn)要求的頻率：時(shí)鐘頻率：(像素輸出的頻率)　　行頻： 31469Hz　　場(chǎng)頻： （每秒圖像刷新頻率）圖象信號(hào)顯示的顏色種類與表示R、G、B三基色的二進(jìn)制數(shù)位數(shù)有關(guān)。常見(jiàn)的彩色顯示器，一般由CRT (陰極射線管)構(gòu)成，彩色是由R、G、B（紅、綠、藍(lán)）三基色組成，CRT用逐行掃描或隔行掃描的方式實(shí)現(xiàn)圖像顯示，由VGA控制模塊產(chǎn)生的水平同步信號(hào)和垂直同步信號(hào)控制陰極射線槍產(chǎn)生的電子束，打在涂有熒光粉的熒光屏上，產(chǎn)生R、G、B三基色，合成一個(gè)彩色像素。⑤實(shí)驗(yàn)報(bào)告1）畫出總體設(shè)計(jì)方案框圖2）寫出軟硬件功能要求，進(jìn)行FPGA內(nèi)部功能模塊劃分 3）分析與設(shè)計(jì)單元硬件電路，繪制總體硬件電路原理圖4）選取或進(jìn)行硬件電路制作與調(diào)試；5)分析與設(shè)計(jì)FPGA內(nèi)部功能模塊電路，6)進(jìn)行模塊電路的VHDL設(shè)計(jì)與仿真測(cè)試；7)進(jìn)行系統(tǒng)軟硬件聯(lián)調(diào)；8)進(jìn)行實(shí)驗(yàn)總結(jié)。 LPM_COMPARE定制方法三最終生成的模塊如上圖所示。②實(shí)驗(yàn)內(nèi)容 FPGA直流電機(jī)控制模塊PWM控制電路由細(xì)分計(jì)數(shù)器和脈沖計(jì)數(shù)器組成。2）擴(kuò)展測(cè)頻的范圍，上述實(shí)驗(yàn)是以1Hz時(shí)鐘信號(hào)作為閘門信號(hào)進(jìn)行測(cè)頻的，當(dāng)頻率比較低是，誤差比較大。8個(gè)數(shù)碼管顯示頻率大小 根據(jù)電路結(jié)構(gòu)圖進(jìn)行引腳鎖定。在計(jì)數(shù)完成后，即計(jì)數(shù)使能信號(hào)TSTEN在1 s的高電平后，利用其反相值的上跳沿產(chǎn)生一個(gè)鎖存信號(hào)LOAD， s后，CLR_CNT產(chǎn)生一個(gè)清零信號(hào)上跳沿。這就要求TESTCTL的計(jì)數(shù)使能信號(hào)TSTEN能產(chǎn)生一個(gè)1秒脈寬的周期信號(hào)，并對(duì)頻率計(jì)的每一計(jì)數(shù)器CNT10的ENA使能端進(jìn)行同步控制。當(dāng)標(biāo)準(zhǔn)信號(hào)選取準(zhǔn)確的50MHz信號(hào)源時(shí)，Ts=10ns,只要選取Td≧10ms,就可使測(cè)量的最大相對(duì)誤差≦106，即達(dá)到百萬(wàn)分之一的測(cè)量精度。3） 基本計(jì)數(shù)器、鎖存器、數(shù)碼管譯碼電路等基本模塊的使用。5）記錄系統(tǒng)仿真、邏輯綜合及硬件驗(yàn)證結(jié)果。5）硬件驗(yàn)證南北方向時(shí)間上邊五個(gè)為東西方向指示燈，下邊為南北方向顯示東西方向時(shí)間 硬件測(cè)試結(jié)果一數(shù)碼管顯示時(shí)間，led等模擬交通燈。②實(shí)驗(yàn)儀器及理論要求1）GW48—PK2++EDA 實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)、PC 機(jī)；2）掌握狀態(tài)機(jī)的設(shè)計(jì)理論及方法。通過(guò)仿真能及時(shí)發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤，加快設(shè)計(jì)中的錯(cuò)誤，加快設(shè)計(jì)進(jìn)度，提高設(shè)計(jì)的可靠性。③實(shí)現(xiàn)實(shí)現(xiàn)是根據(jù)所選的芯片的型號(hào)將綜合輸出的邏輯網(wǎng)表適配到具體器件上。為了克服原理圖輸入方法的缺點(diǎn)，目前在大型工程設(shè)計(jì)中，在ISE軟件中常用的設(shè)計(jì)方法是HDL設(shè)計(jì)輸入法，其中影響最為廣泛的HDL語(yǔ)言是VHDL和Verilog HDL。 ISE的主要功能包括設(shè)計(jì)輸入、綜合、仿真、實(shí)現(xiàn)和下載，涵蓋了可編程邏輯器件開(kāi)發(fā)的全過(guò)程，從功能上講，完成CPLD/FPGA的設(shè)計(jì)流程無(wú)需借助任何第三方EDA軟件。 Xilinx公司介紹Xilinx(賽靈思)是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。Altera MegaCore具有高級(jí)參數(shù)化IP功能，例如有限沖擊響應(yīng)(FIR)濾波器和快速傅立葉變換(FFT)等，經(jīng)過(guò)配置能夠迅速方便的達(dá)到系統(tǒng)性能要求。頭文件顯示編譯過(guò)程顯示程序區(qū)工程目錄 工作界面 DSP Builder 簡(jiǎn)介Altera可編程邏輯器件(PLD)中的DSP系統(tǒng)設(shè)計(jì)需要高級(jí)算法和HDL開(kāi)發(fā)工具。 點(diǎn)擊yes6）選擇安裝目錄，注意安裝的地方要和之前的quartus ii在一個(gè)目錄下。Nios II系統(tǒng)的特性 NIOS II系統(tǒng)的結(jié)構(gòu)⑤Nios II 處理器型號(hào)NIOS II處理器有三種類別，用戶可以根據(jù)需要選擇一種最適合的。改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能，增添 了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。②Quartus II對(duì)器件的支持Quartus II支持Altera公司的MAX 3000A系列、MAX 7000系列、MAX 9000系列、ACEX 1K系列、APEX 20K系列、APEX II系列、FLEX 6000系列、FLEX 10K系列，支持MAX7000/MAX3000等乘積項(xiàng)器件。NIOS II 是32位可定制嵌入式軟核，可設(shè)計(jì)各類加速器，并以指令的形式加入到NIOS II指令系統(tǒng)，方便與整個(gè)嵌入式系統(tǒng)融為一體。按照學(xué)校的要求整理畢業(yè)論文，完成畢業(yè)設(shè)計(jì)。Stanford大學(xué)計(jì)算機(jī)系的本科生也有相似的課程和實(shí)驗(yàn)，即《計(jì)算機(jī)組成與設(shè)計(jì)》課。國(guó)內(nèi)的一些重點(diǎn)大學(xué)正在逐步探索開(kāi)放性實(shí)驗(yàn)實(shí)施辦法，西安電子科技大學(xué)的實(shí)驗(yàn)中心教師從科研和工程中提煉問(wèn)題，建立實(shí)驗(yàn)試題庫(kù)，將實(shí)驗(yàn)分為“基本命題”和“擴(kuò)展命題”，分層次培養(yǎng)，為學(xué)生留有發(fā)展個(gè)性、開(kāi)拓思維的空間。1）EDA是電類專業(yè)一門重要的專業(yè)課，F(xiàn)PGA設(shè)計(jì)需要軟硬件協(xié)調(diào)配合，學(xué)習(xí)FPGA對(duì)培養(yǎng)學(xué)生的發(fā)散思維和創(chuàng)造性思維具有重要作用。 needs for open experiment.This paper describes the monly used digital circuit design principles and methods, which relates to the control, instrumentation class, small game category, embedded processors and other experimental projects focuses on circuit design principles, FPGA internal function modules and VHDL circuit partitioning code Description. The experimental guide book basically meet my school electronic information engineering requirements for open experiment, learning through practical projects, you can reach the students handson training, expansion of the circuit, hardware and software as well as experimental simulation teaching purposes.實(shí)驗(yàn)教學(xué)是理論聯(lián)系實(shí)際的重要環(huán)節(jié)，對(duì)培養(yǎng)學(xué)生的技術(shù)應(yīng)用能力、創(chuàng)新能力具有不可替代的作用。該實(shí)驗(yàn)指導(dǎo)書基本滿足我校電子信息工程專業(yè)對(duì)開(kāi)放性實(shí)驗(yàn)的需求，通過(guò)實(shí)踐項(xiàng)目的學(xué)習(xí)，可以達(dá)到鍛煉學(xué)生的動(dòng)手操作、擴(kuò)展電路、軟硬件結(jié)合以及實(shí)驗(yàn)仿真等教學(xué)目的。 開(kāi)放性實(shí)驗(yàn)建設(shè)。我校的學(xué)生如果能帶上自己設(shè)計(jì)的FPGA項(xiàng)目去應(yīng)聘，其效果或許比普通的成績(jī)單或獲獎(jiǎng)更能說(shuō)明問(wèn)題。他們?cè)诮虒W(xué)過(guò)程的各個(gè)環(huán)節(jié)注重培養(yǎng)學(xué)生的獨(dú)立思考能力、創(chuàng)新意識(shí), 并創(chuàng)造條件給學(xué)生表現(xiàn)和實(shí)踐的機(jī)會(huì)。利用EDA實(shí)驗(yàn)室設(shè)備（GW48系列實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)）設(shè)計(jì)開(kāi)放性試驗(yàn)，記錄實(shí)驗(yàn)結(jié)果。河南城建學(xué)院本科畢業(yè)設(shè)計(jì)（論文） 常見(jiàn)EDA開(kāi)發(fā)環(huán)境介紹2 常見(jiàn)EDA開(kāi)發(fā)環(huán)境介紹本章對(duì)常見(jiàn)開(kāi)發(fā)環(huán)境Quartus II和Xilinx ISE作了簡(jiǎn)要的介紹，重點(diǎn)敘述了ALTERA公司的SOPC技術(shù)。該軟件具有開(kāi)放性、與結(jié)構(gòu)無(wú)關(guān)、多平臺(tái)、完全集成化、豐富的設(shè)計(jì)庫(kù)、模塊化工具等特點(diǎn)，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。Altera的Quartus II可編程邏輯軟件屬于第四代PLD開(kāi)發(fā)平臺(tái)。④Nios II系統(tǒng)的特性與Nios II內(nèi)部結(jié)構(gòu)1）NiosII是一個(gè)可配置的軟核處理器，空白FPGA+IP（Nios II）。 點(diǎn)擊install3）開(kāi)始解壓。 創(chuàng)建桌面快捷方式10）點(diǎn)擊finish，完成安裝。設(shè)計(jì)人員可以使用DSP Builder模塊迅速生成Simulink系統(tǒng)建模硬件。DSP Builder依賴于Math Works公司的數(shù)學(xué)分析工具M(jìn)atlab/Simulink，以Simulink的Blockset出現(xiàn)，可以在Simulink中進(jìn)行圖形化設(shè)計(jì)和仿真，同時(shí)又通過(guò)Signal Compiler可以把Matlab/Simulink的設(shè)計(jì)文件（.mdl）轉(zhuǎn)成相應(yīng)的硬件描述語(yǔ)言VHDL設(shè)計(jì)文件（.vhd）,以及用于控制綜合與編譯的TCL腳本。 Xilinx公司ISE軟件介紹ISE是使用XILINX的FPGA的必備的設(shè)計(jì)工具，它可以完成FPGA開(kāi)發(fā)的全部流程，包括設(shè)計(jì)輸入、仿真、綜合、布局布線、生成BIT文件、配置以及在線調(diào)試等，功能非常強(qiáng)大。但是在大型設(shè)計(jì)中，這種方法的可維護(hù)性差，不利于模塊建設(shè)與重用。②綜合綜合是將行