八位二進制累加器的設(shè)計-免費閱讀
【正文】 在這次短暫的課程設(shè)計中，使 我 學(xué)到了不少的道 理，真正理解到，理論與實踐之間還有很大的差距，這必將有利于我們以后的學(xué)習(xí)。 input clk,clear。 output[7:0] sum。 output[7:0] Q。 將 CLR_L 和 PR_L全部置為 1，即 V1=5 和 V2=5,即在此處為了方 便觀察輸出 Q 和 CLK以及 D 之間的邏輯關(guān)系，使得清零端 CLR_L 和置 1 端 PR_L 無效，下面分別為 CLK 周期T=2n、 以及 時的輸入和輸出波形； T=2ns T= T= 由上面三幅圖可以看出， T=2ns 和 ，輸出正確，減小 T 即增大頻率，當(dāng) T= 時，輸出波形在部分點輸出已經(jīng)不正確了，因此可以估算該觸發(fā)器的最大時鐘頻率Fmax=1/=。 ，在 CP=1 時輸入信號被封鎖。當(dāng) SD=1 且 RD=0 時 (SD 的非為 0， RD的非為 1，即在 兩個控制端口分別從外部輸入的電平值 ，原因是 低電平有效 ),不論輸入端 D為何種狀態(tài)，都會使 Q=1，Q非 =0，即觸發(fā)器置 1；當(dāng) SD=0 且 RD=1(SD 的非為 1， RD 的非為 0）時， Q=0， Q非 =1，觸發(fā)器置 0,SD 和 RD 通常又稱為直接置 1和置 0 端。但是，從圖二十三和三十可以看出， Vdd=5V時的功耗比 Vdd=。所以，版圖仿真的最壞上升延時比原理圖仿真的最壞延時小 。 ②最壞的下降延時分析 (V=5V， Cin=0， A=0， B10) 輸入電壓 V=5V 時，當(dāng) Cin=0， A=0， B 由 10 變化時，用計算器中的 delay 函數(shù)測得此時 Sum 和 Sum_layout 最壞上升延時 (對于 Sum 來說， 此時相當(dāng)于最壞的下降延時 )如圖二十、二十一所示。節(jié)點完全匹配 (The lists match.),所以可以知道原理圖與版圖完全一致。 圖八 Cin=0， A=0， B由 10時，輸入輸出波形 用計算器中的 delay 函數(shù)測得此時的最壞上升延時 (對于 Sum 來說，此時相當(dāng)于最壞的下降延時 )如圖九所示。 (1)最壞的上升延時分析 下面利用瞬態(tài)分析，測量 Cin=1， A=1， B 由 01 變化時的延時情況。 對 上面的全加器原理圖進行封裝之后，建立如圖所示的 Full_Adder_test 原理圖，原理圖主要用來分析全加器的延時以及功耗等。它應(yīng)用范圍廣、可靠性高、抗干擾能力強。優(yōu)點：運算速度快。 位加法器的選擇： (1)串行進位的并行加法器 。 （ 3） 在匯編語言程序中，累加器 —— AX是一個非常重要的寄存器，但在程序中用它來保存臨時數(shù)據(jù)時，最后將其轉(zhuǎn)存到其它寄存器或內(nèi)存單元中，以防止在其它指令的執(zhí)行過程中使其中的數(shù)據(jù)被修改 ,從而得到不正確的結(jié)果，為程序的調(diào)試帶來不必要的麻煩。因此在學(xué)習(xí)了模擬電子技術(shù)，數(shù)字電子技術(shù)，模擬 CMOS 集成電路設(shè)計，數(shù)字集成電路設(shè)計等的基礎(chǔ)上，由 最底層的 晶體管級別的電路連成更為復(fù)雜的電路，實現(xiàn)特定的功能。首先 DESIGN A CMOS FULL ADDER和 DESIGN A MASTERSLAVE FLIPFLOP，然后再由它們構(gòu)成八位加法器 。 （ 2） 在 中央處理器 CPU 中， 累加器 (accumulator) 是一種暫存 器，用來儲存計算所產(chǎn)生的中間結(jié)果。 首先設(shè)計一全加器，可以將兩數(shù)字 A 和 B 及進位進行 相加，由于觸發(fā)器具有記憶功能，所以將它們所加的結(jié)果輸入到觸發(fā)器進行 存 儲 ， 然后將 存 儲的結(jié)果作為全加器的其中一輸入再次與輸入數(shù)字相加，然后 再進行 存 儲 ，這樣就可以實現(xiàn)累加的功能了。缺點： 運算速度慢。 （ 2） 主從觸發(fā)器： 主從觸發(fā)器 由分別工作在時鐘脈沖 CP 不同時段的主觸發(fā)器和從觸發(fā)器 構(gòu)成，通常只能在 CP 下降沿時刻狀態(tài)發(fā)生翻轉(zhuǎn)，而在 CP 其他時刻保持狀態(tài)不變。 一位全加器的表達式如下： Si=Ai⊕ Bi⊕ Ci1 第二個表達式也可用一個異或門來代替或門對其中兩個輸入信號進行求和： 全加器晶體管級電路： 各 MOS管參數(shù)： 全加器 晶體管級 原理圖繪制 注意： Cin 為關(guān)鍵信號 (最后穩(wěn)定信號 )，故靠近輸出端，可以減小延時。由于 B是 最后穩(wěn)定的信號 (通常稱為關(guān)鍵信號 )，所以經(jīng)過上面的分析可以得出一個結(jié)論：為了減小延時、提高速度，關(guān)鍵信號 (最后穩(wěn)定的信號 )應(yīng)該盡量靠近輸出端。然而，從整體上來說功耗還是很小的。該全加器版圖使用 AMI 工藝，柵長為 600nm， NMOS 和 PMOS 管的寬都以最小尺寸方向器作為標(biāo)準(zhǔn)進行放大。 (2)不同的輸入電壓下延時與功耗 ①最壞的上升延時分析 (V=5V， Cin=1， A=1， B 01) 輸入電壓 V=5V 時，當(dāng) Cin=1， A=1， B 由 01 變化時，用計算器中的 delay 函數(shù)測得此最壞下降延時 (對于 Sum 來說，此時相當(dāng)于最壞的上升延時 )如圖所示。然而，從整體上來說功耗還是很小的。然而，從
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