【正文】 的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現(xiàn)代 IC 設(shè)計驗證的技術(shù)主流。一個出廠后的成品 FPGA 的邏輯塊和連接可以按照設(shè)計者而改變，所以 FPGA 可以完成所需要的邏輯功能。因為這些芯片有比較差的可編輯能力，所以這些設(shè)計的開發(fā)是在普通的 FPGA上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于 ASIC 的芯片上。 CPLD 邏輯門的密度在幾千到幾萬個邏輯單元之間，而 FPGA 通常是在幾萬到幾百萬。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計的延遲時間和邏輯單元對連接單元高比率的優(yōu)點。允許他們的設(shè)計隨著系統(tǒng)升級或者動態(tài)重新配置而改變。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 可以說， FPGA 芯片 是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一 。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用 。因此， FPGA 的使用非常靈活。 邏輯綜合器主要指 LeonardoSpectrum、 Synplify、 FPGA Express/FPGA Compiler 等。 (c)前仿真 說明： 一般來說，對 FPGA 設(shè)計這一步可以跳過不做，但可用于 debug 綜合有無問題。 Max+plusⅡ開發(fā)系統(tǒng)的特點 （ 1） 開放的界面 Max+plusⅡ 支持與 Cadence， Exemplarlogic， Mentor Graphics， Synplicty，Viewlogic 和其它公司所提供的 EDA 工具接口。 （ 5） 模塊化工具 設(shè)計人員可以從各種設(shè)計輸入、處理和較驗選項中進行選擇從而使設(shè)計環(huán)境用戶化。 （ 2）對于周期測試功能，信號測試范圍與精度要求與測頻功能相同。若在一定時間間隔 T 內(nèi)測得這個周期性信號的重復(fù)變化次數(shù) N，則其頻率可衰示為f=N/T 。則門控電路的輸出信號持續(xù)時間亦準確地等于 1s。 基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 11 目前，有三種常用的數(shù)字頻率測量方法：直接測量法 (以下稱 M法 )、周期測量法 (以下稱 T 法 )和綜合測量法 (以下稱 M/T 法 )。而 M/T 法設(shè)實際閘門時間為 t，被測信號周期數(shù)為 Nx，則它通過測量被測信號數(shù)個周期的時間，然后換算得出被測信號的頻率，克服了測量精度對被測信號的依賴性。 系統(tǒng)的硬件框架設(shè)計 基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 12 本系統(tǒng)由脈沖輸入電路、整形電路、核心控制電路 (由 FPGA 構(gòu)成 )和輸出顯示電路組成，如圖 2所示。 整形電路是將待測信號整形變成計數(shù)器所要求的脈沖信號。 基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 13 系統(tǒng)設(shè)計與方案論證 設(shè)計采用實驗教學(xué)中常用的 altera 公司的 FLEX10K10 系列芯片，該芯片的反應(yīng)時間可達 ns級，頻率計的測頻范圍可為 1Hz～ 999MHz。設(shè)計主要由分頻模塊、控制模塊、鎖存模塊等共七個模塊組成。 第 四 章 等精度頻率計 的設(shè)計 系統(tǒng)設(shè)計 電路原理圖 基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 14 圖 3 示 意圖中的各模塊用 VHDL 語言生成后，再生成圖 3 所示的示意圖，經(jīng)編譯鏈接之后就可以下載到系統(tǒng)中。下面就 等精度頻率計設(shè)計的具體電路、 VHDL 語言程序設(shè)計及原理圖給予描述。 use 。 end ctmn10。 co=39。 else39。) then t=0000。 then if en=39。 end if。 else i=0。 程序說明：此程序為十進制加法計數(shù)器，整個計數(shù)器的工作方式是在時鐘脈沖信號上升沿之際，計數(shù)值就會加 1，且計數(shù)器的計數(shù)范圍是 0～ 9（即十進制的 0～9）。 entity onepluse is port(apluse,clk,reset: in std_logic。 signal state: state_type。 elsif clk39。139。139。139。 end if。 when second, 39。 脈沖取樣器的程序說明：這個程序的作用是產(chǎn)生計數(shù)器所需要的閘門時間，它經(jīng)過 10 位計數(shù)器分頻后的方波作為輸入，在時鐘脈沖的控制下，產(chǎn)生一定時間的脈沖作為閘門信號。而時基信號的產(chǎn)生是由 10 分頻程序（ ctmn10）和 onepluse 脈沖產(chǎn)生程序所生成的電路模塊組成。 a0,a1,a2,a3:in std_logic。 end haves。 （ 5）時基信號產(chǎn)生的電路由 10 分頻程序（ ctmn10）和 onepluse 脈沖產(chǎn)生程序所生成的電路模塊組成。 計數(shù)器的電路設(shè)計 （ 1）計數(shù)器 是用來記錄被測信號在閘門時間內(nèi)的脈沖個數(shù)。每一個 ctmn10 模塊的 CO 輸出端作為下一個 ctmn10 的使能端，因 CO 是 CLK 的十分頻， 即在第二個計數(shù)模塊時每個脈沖計一次數(shù)，所以它的計數(shù)結(jié)果作為可計數(shù)器的十分位，同理，第三個計數(shù)?；?FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 20 塊的計數(shù)可作為計數(shù)器的百位，依此類推。 鎖 存器的電路設(shè)計 鎖存器是把計數(shù)器的計數(shù)結(jié)果鎖入鎖存器，不會由于周期性的清零信號 reset對計數(shù)器進行清零，為下 1S 的計數(shù)操作準備。 d : in std_logic_vector(31 downto 0)。139。139。 end s_haves。也就是說，鎖存器鎖存數(shù)據(jù)的時間至少應(yīng)為 1s。 控制電路的設(shè)計 控制電路由一個 控制器來完成，它能根據(jù)外圍部件的狀態(tài)，發(fā)出相應(yīng)的控制信號，使系統(tǒng)正常運轉(zhuǎn)，根據(jù)要求來可用狀態(tài)機來描述。 entity control is port(clk,reset:in std_logic。 hundot,tendot,unitdot :out std_logic)。 begin process(clk) begin if reset=39。event and clk=39。139。139。139。 end if。 end if。 end if。then state=f10k_low。then state=f10k_low。then state=start_f100k。then state=start_f100k。then state=start_f1k。139。139。 end if。 end if。 end if。 end if。 with state select sel_std_f=00when start_f100k|f100k_t|f100k_over|f100k_low, 01when start_f10k|f10k_t|f10k_over|f10k_low, 10when start_f1k|f1k_t|f1k_over|f1k_low, 11when others。039。when start_f10k|f10k_t|f10k_over|f10k_low, 39。139。 with state select clear=39。when others。039。此程序的狀態(tài)用了 CASE_WHEN 結(jié)構(gòu)中的 case語句表，而狀態(tài)轉(zhuǎn)移則通過 IF_THEN_SELECT 條件選擇語句來實現(xiàn)信號，如通過條件選擇閘門信號，選擇小數(shù)點位置，顯示的清零及溢出時的標志。 （ 1）脈沖同步器（ SYNCIR） 脈沖同步器是為了控制信號與時鐘同步，從而讓計數(shù)器及時準確的作出響應(yīng)。 sout:out std_logic)。139。 end haves。具體的程序如下： library ieee。 count:out std_logic_vector(31 downto 0))。 then count=11110000000000000000000000000000。 (3) 欠量程檢驗器（ EQUO） 計數(shù)欠量程檢驗器是用計數(shù)的最高位來檢驗的，當(dāng)計數(shù)結(jié)果的最高位為零時，則表明計數(shù)結(jié)果欠量程，計數(shù)欠量程檢驗器就會向控制器發(fā)出一欠量程信號，控制器根據(jù)這一欠 量程信號控制門控（選擇器）輸出一小的閘門信號。 entity equo is port(a: in std_logic_vector(3 downto 0)。139。 程序說明：此程序是說計數(shù)器的最高位為零時，即輸入信號 a0～ a3 都為零時，表示等精度頻率計處于欠量程狀態(tài)，其標志位 equalo 就輸出為 1，此信號送到控制器執(zhí)行相應(yīng)的處理。其設(shè)計速度非?？臁? 基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 30 頻率測試 有了整個的原理圖后，通過 MAX+plusⅡ的軟件開發(fā)平臺編譯，然后下載到目標下載板上。 28～ 54 為數(shù)據(jù)開關(guān)。在 Altera 器件中，一類是 MAX 系列，另一類是 FLEX 系列。本設(shè)計使用的是 EPF10K10LC84— 4，為 FLEX 系列，具體操作如下： a..將一電纜一端插入 LPT1（并行口，打印機口），另一端插入系統(tǒng)板，打開系統(tǒng)電源。此 時我們已成功的在 FPGA 的實驗箱上下載了等精度頻率計的源程序，利用實驗箱上的基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 31 已有時鐘輸入可以驗證我們所做的結(jié)果。等精度頻率計 的電路設(shè)計，是我首次運用 VHDL 電路設(shè)計語言設(shè)計 一個實際電路。 等精度頻率計 是電子測量儀器中不可缺少的儀器，其性能要求越高越好。為了不讓測量結(jié)果顯示時隨著周期性的清零信號而不斷閃爍，采用了鎖存電路使顯示穩(wěn)定。由于本設(shè)計確定在測量結(jié)果小于 、 時，是處于欠量程狀態(tài)，對于是低頻的待測信號測量結(jié)果誤差較大，就此問題，可以將其時基信號作 改變，如試著將時基信號改為 1S以后精度就提高了。通過這兩個月的設(shè)計，使我受益菲淺，不僅跟老師學(xué)到了好多書本上學(xué)不到的東西，而且使我以前所學(xué)的專業(yè)知識得到了更進一步鞏固。與這些同學(xué)相處的時光將成為我美好的記憶，成為我永遠的財富。對本文的研究做出重要貢獻的個人和集體，均已在文中以明確方式注明并表示感謝。盡我所知，除文中已經(jīng)注明引用的內(nèi)容外，本設(shè)計（論文）不含任何其他個人或集體已經(jīng)發(fā)表或撰寫過的作品成果。 本人愿意按照學(xué)校要求提交學(xué)位論文的印刷本和電子版，同意學(xué)校保存學(xué)位論文的印刷本和電子版，或采用影印、數(shù)字化或其它復(fù)制手段保存設(shè)計（論文）；同意學(xué)校在不以營利為目的的前提下，建立目錄檢索與閱覽服務(wù)系統(tǒng)，公布設(shè)計（論文）的部分或全部內(nèi)容，允許他人依法合理使用。本次畢業(yè)設(shè)計是對我大學(xué)四年學(xué)習(xí)下來最好的檢驗。 首先，我要特別感謝我的知道郭謙功老師對我的悉心指導(dǎo)，在我的論文書寫及設(shè)計過程中給了我大量的幫助和指導(dǎo)，為我理清了設(shè)計思路和操作方法，并對我所做的課題提出了有效的改進方案。 其次，我要感謝大學(xué)四年中所有的任課老師和輔導(dǎo)員在學(xué)習(xí)期間對我的嚴格要求，感謝他們對我學(xué)習(xí)上和生活上的幫助，使我了解了許多專業(yè)知識和為人的道理，能夠在今后的生活道路上有繼續(xù)奮斗的 力量。從這里走出，對我的人生來說，將是踏上一個新的征程，要把所學(xué)的知識應(yīng)用到實際工作中去。四年的風(fēng)風(fēng)雨雨，我們一同走過，充滿著關(guān)愛，給我留下了值得珍藏的最美好的記憶。老師們認真負責(zé)的工作態(tài)度，嚴謹?shù)闹螌W(xué)精神和深厚的理 論水平都使我收