【正文】 4 路 熱電偶 溫度檢測(cè)儀。方案一： 熱電偶在經(jīng)過(guò)多路的選擇之后 , 經(jīng) 冷端補(bǔ)償 和 放大處理，進(jìn)入 A/D 轉(zhuǎn)換器，經(jīng)過(guò)FPGA 芯片 處理并在 LED 上顯示 ；方案二：熱電偶輸出信號(hào)直接經(jīng)集成芯片 MAX6675處理，再經(jīng)過(guò) FPGA 芯片在 LED 上顯示。 temperature data logging devices。 在工業(yè)領(lǐng)域極端惡劣工作環(huán)境下，溫度的測(cè)量常伴有巨大的撞擊力或高溫氣體的高速流動(dòng)，其共同特點(diǎn)是溫度高且是瞬態(tài)變化的，響應(yīng)時(shí)間可達(dá) ms 甚至 ps 級(jí)，測(cè)量技術(shù)難度大 .目前，常用的溫度采集系統(tǒng)絕大部分是由集成溫度傳感器和單片機(jī)構(gòu)成 的，這種方案 有一定的局限性 ，因此采用效率和自動(dòng)化水平更高的新的測(cè)量手段，是溫度測(cè)控系統(tǒng)的發(fā)展趨勢(shì)。 溫度巡檢系統(tǒng) 不僅要進(jìn)行數(shù)據(jù)的自動(dòng)采集處理與實(shí)時(shí)控制 ， 而且要考慮數(shù)據(jù)的分析與管理 。它是 由溫度傳感器和顯示、記錄儀表構(gòu)成。 EDA 技術(shù)就是以計(jì)算機(jī)為工具 ， 在 EDA 軟件平臺(tái) 上 ， 根據(jù)硬件描述語(yǔ)言 HDL 完成的設(shè)計(jì)文件 ，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合及優(yōu)化、布局線、 仿真 ， 直至對(duì)于特定目測(cè)網(wǎng)絡(luò)是否暢通 ； 第三階段 ， 建立用戶和安裝常用的故障報(bào)警裝置。這就是CAE(Computer AidedEngineering)的概念 ， 主要用于電氣原理圖的輸入、邏輯仿真、電路分析、布局布線和 PCB 設(shè)計(jì)。同時(shí)出現(xiàn)了一批適用于微機(jī)的電路仿真和設(shè)計(jì)的軟件 ， 如 PSPICE、 EWB( Electrinic Workbench)等。可以說(shuō)這個(gè)階段才真正稱內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書(shū) (畢業(yè)論文 ) 4 得上是 EDA 時(shí)期。 EDA 仿真測(cè)試技術(shù)只需通過(guò)計(jì)算機(jī)就能對(duì)所設(shè)計(jì)的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點(diǎn)完成一系列 準(zhǔn)確的測(cè)試與仿真操作，在完成實(shí)際系統(tǒng)的安裝后還能對(duì)系統(tǒng)上的目標(biāo)器件進(jìn)行所謂邊界掃描測(cè)試。 可編程 邏輯門陳列（ FPGA） FPGA 由許多獨(dú)立的可編程邏輯模塊組成，用戶可以通過(guò)編程將這些模塊連接起來(lái)實(shí)現(xiàn)不同的設(shè)計(jì)。 （ 2）按互聯(lián)結(jié)構(gòu)分 按互聯(lián)結(jié)構(gòu)分類可將其分為分段互聯(lián)型和連續(xù)互聯(lián)型兩類。這三種可編程的單元分別是輸入 /輸出模塊 IOB(I/O Block)、可編程邏輯模塊 CLB（ Configurable Logic Block）和互聯(lián)資源 IR(Interconnect Resource)。 （ 3）在 CLB 之間配備了豐富的連線資源。 （ 3） FPGA 的編程數(shù)據(jù)不便于保密。通常，使用 EDA 工具的設(shè)計(jì)輸入可分為兩種類型。 原理圖編輯繪制完成后，原理圖編輯器將會(huì)對(duì)輸入的圖形文件進(jìn)行排錯(cuò)，之后再將其編譯成適用于邏輯綜合的文件。就是將使用了某種硬件描述語(yǔ)言的電路設(shè)計(jì)文本，如 VHDL，進(jìn)行編輯輸入。綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)換成低級(jí)語(yǔ)言。 適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。仿真是在 EDA 設(shè)計(jì)過(guò)程中的重要步驟。 FPGA 與 CPLD 的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點(diǎn)和工作原理。 VHDL硬件描述語(yǔ)言介紹 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language， 誕生于 1982 年。 1993 年 ， IEEE對(duì) VHDL 進(jìn)行了修訂 ， 從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容 ， 公布了新版本的 VHDL， 即 IEEE 標(biāo)準(zhǔn)的 10761993 版本。與其它的 HDL 相比 ， VHDL 具有更強(qiáng)的行為描述能力 ， 從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。 1 P T 1 0 0恒流源及信號(hào)切換儀用放大程控偏置放大A / D轉(zhuǎn) 換單 片 機(jī)鍵 盤 / 顯 示存 儲(chǔ) 電 路通 信 電 路報(bào) 警 輸 出電 源 電 路2 P T 1 0 07 P T 1 0 03 P T 1 0 04 P T 1 0 05 P T 1 0 06 P T 1 0 08 P T 1 0 0 圖 溫度巡檢儀原理結(jié)構(gòu)圖 從圖 可知系統(tǒng)主要包括構(gòu)成智能測(cè)量系統(tǒng)核心的微處理器、檢測(cè)溫度的敏感元件 — 熱電阻式溫度傳感器 Pt100、信號(hào)的采集電路 — 恒流源電路、信號(hào)的切換及偏置放大電路、 A/D 轉(zhuǎn)換電路、顯示輸出 電路、通信電路、存儲(chǔ)電路以及電源電路。通過(guò)對(duì)外界溫度進(jìn)行測(cè)量 ， 主要完成數(shù)據(jù)的采集、處理、顯示、報(bào)警等功能。多點(diǎn)溫度巡檢系統(tǒng)原理圖如圖 所示。系統(tǒng)軟件設(shè)計(jì)采用模塊化設(shè)計(jì) ， 程序采用匯編語(yǔ)言編程 ， 系統(tǒng)功能由復(fù)位子程序、讀 /寫子程序、溫度轉(zhuǎn)換子程序、顯示子程序、報(bào)警子程序等來(lái)完成。 c r y s t a lx 0x 1x 2x 3y 0y 1y 2y 3XYXYT +T O ED A T AS T A R TA D O ED A T AA D S T A R TA D C L KO U T _ D A T AD A T AD I S P L A YD I S P L A YD I S P L A YC L KL P M _ R O MA / D ( 0 8 0 9 )A D C 0 8 0 9C D 4 0 5 2F P G A ( E P F 7 1 2 8 S )L E D D r v i e rL E D 1L E D 2L E D 3放 大電 路C D 4 0 5 2D I S P L A YL E D 3A D C 0 8 0 9AI N 圖 總體 方框圖 從圖 可知 ， 系統(tǒng)主要包括 FPGA 芯片 、檢測(cè)溫度的 熱電偶 溫度傳感器、 多路選內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書(shū) (畢業(yè)論文 ) 12 擇 芯片 CD405信號(hào)放大電路、 A/D 轉(zhuǎn)換電路、顯示輸出電路及鍵盤電路 。 c r y s t a lx 0x 1x 2x 3y 0y 1y 2y 3XYXYT +T S C KS OC SA D S C KD A T AA D C SA D C L KO U T _ D A T AS t r i n g i n t oP a r a l l e l o u tC L KI ND I S P L A YD I S P L A YD I S P L A YS E R D E SA / D ( M A X 6 6 7 5 )M A X 6 6 7 5C D 4 0 5 2F P G A ( F L E X 1 0 K )L E D D r v i e rL E D 1L E D 2L E D 3C D 4 0 5 2 圖 總體 方框圖 由 圖 可知 系統(tǒng)主要包括 FPGA 芯片 、檢測(cè)溫度的 熱電偶 溫度傳感器、 集成片MAX6675 及顯示輸出 。所 謂 標(biāo)準(zhǔn)熱電偶是指國(guó)家標(biāo)準(zhǔn)規(guī)定了其熱電勢(shì)與溫度的關(guān)系、允許誤差、并有統(tǒng)一的標(biāo)準(zhǔn)分度表的熱電偶，它有與其配套的顯示儀表可供選用。 （ 2） 冷 端 補(bǔ)償：熱電偶輸出的熱電勢(shì)為冷端保持為 0℃ 時(shí)與測(cè)量端的電勢(shì)差值，而在實(shí)際應(yīng)用中冷端的溫度是隨著環(huán)境溫度而變化的，故需進(jìn)行冷 端補(bǔ)償。因此，在熱電偶測(cè)溫時(shí)，可接入測(cè)量?jī)x表，測(cè)得熱電勢(shì)后，即可知道被測(cè)介質(zhì)的溫度。這種熱點(diǎn)偶的主要缺點(diǎn)是如果用于還原性介質(zhì)中，熱電極會(huì)很快受到腐蝕，在此情況下，只能用于測(cè)量 500℃以下的溫度。 CD4052XYAB INHXYVDDVEEVSSX0X1X2X3Y0Y1Y2Y3 圖 CD4052 的引腳功能 表 CD4052 真值表 （ 1） 當(dāng) INH=0 時(shí)， A， B 的狀態(tài)分別為 “ 0， 0”，“ 1， 0”，“ 0， 1”，“ 1， 1”時(shí)，接通通道分別為 X0， Y0； X1， Y1； X2， Y2； X3， Y3。 對(duì)電子測(cè)量電路的放大器，其輸入信號(hào)的最大幅度一般可能僅有幾毫伏，而共模噪聲電平可能高達(dá)幾伏，所以放大器的輸入漂移、噪聲抑制和共模抑制比對(duì)放大器的動(dòng)態(tài)性能的影響是至關(guān)重要的。若把 A1 和 A2 視為各自具有反饋電阻的同相比例運(yùn)算電路，電路中 R3 為 A1 和 A2 的公共電阻且不接地。 2） 具有轉(zhuǎn)換起?？刂贫?。下面說(shuō)明各引腳功能 ： IN0～ IN7： 8 路模擬量輸入端 。 START： A/D 轉(zhuǎn)換啟動(dòng)信號(hào)，輸入，高電平有效。 CLK：時(shí)鐘脈沖輸入端。 GND： 接 地 端 。三態(tài)輸出鎖 存 器用于鎖存 A/D 轉(zhuǎn)換完的數(shù)字量，當(dāng) OE端為高電平時(shí)，才可以從三態(tài)輸出鎖存器取走轉(zhuǎn)換完的數(shù)據(jù)。下降沿啟動(dòng) A/D 轉(zhuǎn)換，之 后 EOC 輸出信號(hào)變低，指示轉(zhuǎn)換正在進(jìn)行。 電橋補(bǔ)償是用電橋的不平衡電壓（補(bǔ)償電勢(shì)）去消除冷端溫度變化的影響。 在某一溫度下，設(shè)計(jì)電橋處于平衡狀態(tài)，則電橋輸出為 0，該溫度稱為電橋平衡點(diǎn)溫度或補(bǔ)償溫度。這就 相當(dāng)于 將冷端恒定在電橋平衡點(diǎn)溫度。嵌入式陣列是由一系列嵌入式陣列塊（ EAB）組成的，它能夠用來(lái)實(shí)現(xiàn)各種存儲(chǔ)器和復(fù)雜的邏輯功能。 （ 2） 性能特點(diǎn) 1）工業(yè)中第一種嵌入式 PLD 系列，具有在單個(gè)器件中系統(tǒng)集成的能力：具有實(shí)現(xiàn)宏函數(shù)的嵌入式陣列；具有實(shí)現(xiàn)普通功能的邏輯陣列。 5）功能強(qiáng)大的 I/O 引腳：每個(gè)引腳都有一個(gè)獨(dú)立的三態(tài)輸出使能控制；每個(gè) I/O引腳都有漏極開(kāi)路選擇；可編程輸出電壓擺率控制可以減小開(kāi)關(guān)噪聲。 圖 CD4052 控制模塊 QuartusⅡ 環(huán)境 下 VHDL 程序 ： LIBRARY IEEE USE 。 END mux4。 ELSE yout=din(3)。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書(shū) (畢業(yè)論文 ) 21 2． ADC0809 控制模塊 （ 1） ADC 采樣 控制 利用 FPGA 直接控制 0809 對(duì)模擬信號(hào)進(jìn)行采樣，然后將 轉(zhuǎn)換好的 8 位二進(jìn)制數(shù)據(jù)迅速存儲(chǔ)到存儲(chǔ)器中，在完成對(duì)模擬信號(hào)一個(gè)或數(shù)個(gè)周期的采樣后，由外部電路系統(tǒng)將存儲(chǔ)器中的采樣數(shù)據(jù)讀出處理。轉(zhuǎn)換結(jié)束后， EOC 將變?yōu)楦唠娖健Ｔ跔顟B(tài) st4，由狀態(tài)機(jī)向 FPGA 中的鎖存器發(fā)出鎖存信號(hào)（ LOCK 的上升沿），將 0809 輸出的數(shù)據(jù)進(jìn)行鎖存。最后將轉(zhuǎn)換好的數(shù)據(jù)存入到RAM 中，最終通過(guò)外部顯示讀出供外部顯示。 ENTITY adc IS PORT( D:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 START:OUT STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 SIGNAL REGL:STD_LOGIC_VECTOR(7 DOWNTO 0)。 Q=REGL。START=39。OE=39。039。039。 WHEN st2=ALE=39。LOCK=39。 IF(EOC=39。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書(shū) (畢業(yè)論文 ) 24 END IF。039。139。START=39。OE=39。 END CASE。139。 LATCH1:PROCESS(LOCK) BEGIN IF LOCK=39。 END IF。但首先要?jiǎng)?chuàng)建在ROM 設(shè)計(jì)過(guò)程中需調(diào)用的 MIF 文件，如圖 所示： 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書(shū) (畢業(yè)論文 ) 25 圖 MIF 文件表 利用 Mega Wizard PlugIn Manager 定制溫度信號(hào)數(shù)據(jù) ROM 宏功能塊，并將以上的數(shù)據(jù)加載到 ROM 中。 圖 選擇 LPM_ROM 窗口 （ 2）選擇 ROM 控制線、地址線和數(shù)據(jù)線。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書(shū) (畢業(yè)論文 ) 27 圖 填寫 MIF 文件窗口 （ 4）單擊 Next 按鈕出現(xiàn)下面界面， 如圖 所示 表示創(chuàng)建完成。這種類型的譯碼器稱為顯示譯碼器。其真值表 如表 所示： 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書(shū) (畢業(yè)論文 ) 29 表 七段顯示譯碼器真值表 這樣就可以根據(jù)真值表，采用查表法，用以下 VHDL 程序來(lái)實(shí)現(xiàn)七段顯示譯碼器： LIBRARY IEEE。 END led7s。 WHEN0011=LED7S=0110000。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書(shū) (畢業(yè)論文 ) 30 WHEN0111=LED7S=1111000。 END CASE。 圖 七段譯碼器外部接口 5． ROM 與七段譯碼顯示模塊 為了驗(yàn)證譯碼能否反應(yīng) ROM 表中數(shù)值情況，特意采用 ROM 與七段譯碼聯(lián)合仿真。仿真結(jié)果 如圖 所示 ： 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書(shū) (畢業(yè)論文 ) 31 圖 ROM 與七段譯碼顯示仿真圖 仿真分析： 當(dāng)輸入為“ 23”時(shí)，由于存在延時(shí)，所以開(kāi)始各位均輸出“ 40”。測(cè)溫范圍 0～