eda技術(shù)》實驗報告8位二進制加法器設計-預覽頁
【正文】 序程序1：一位二進制全加器設計頂層描述功能：程序功能簡介VHDL源程序代碼LIBRARY IEEE。END ENTITY F_ADDER。 SIGNAL D, E, F : STD_LOGIC。END ARCHITECTURE FD1。 CIN : IN STD_LOGIC。ARCHITECTURE ONE OF F_ADDER8 IS COMPONENT F_ADDER IS PORT (AIN, BIN, CIN : IN STD_LOGIC。BEGIN U1 : F_ADDER PORT MAP(AIN = AIN(0), BIN = BIN(0), CIN = CIN, SUM = SUM(0), COUT = C1)。 U5 : F_ADDER PORT MAP(AIN = AIN(4), BIN = BIN(4), CIN = C4, SUM = SUM(4), COUT = C5)。END ONE。2 程序中沒有將文件名與實體名保持一致出錯
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