eda技術(shù)與vhdl程序設(shè)計(jì)基礎(chǔ)教程習(xí)題答案-預(yù)覽頁
【正文】 us IIC Quartus IID ISE，支持狀態(tài)圖輸入方式的是（B）A Quartus IIB ISEC ispDesignEXPERTD Syplify Pro（A）A 時(shí)序仿真B 功能仿真C 行為仿真D 邏輯仿真（C）A輸入綜合布線下載仿真B布線仿真下載輸入綜合C輸入綜合布線仿真下載D輸入仿真綜合布線下載（D）A VHDLB VerilogC ABELD PHP，簡述什么是EDA技術(shù)？談?wù)勛约簩?duì)EDA技術(shù)的認(rèn)識(shí)？答：EDA（Electronic Design Automation）工程是現(xiàn)代電子信息工程領(lǐng)域中一門發(fā)展迅速的新技術(shù)。？什么是SOPC？答：SOC （ System on Chip，片上系統(tǒng)）SOPC（System on a Programmable Chip，片上可編程系統(tǒng))，主要有幾個(gè)步驟？每步的作用和結(jié)果分別是什么？答：一個(gè)完整的EDA工程通常要涉及到系統(tǒng)建模、邏輯綜合、故障測試、功能仿真、時(shí)序分析、形式驗(yàn)證等內(nèi)容。、功能仿真和時(shí)序仿真的區(qū)別？答：行為仿真只考慮邏輯功能。測試是檢驗(yàn)設(shè)計(jì)合格的最直接的方式。圖220 FPGA的基本機(jī)構(gòu)反熔絲技術(shù)FPGA器件的邏輯結(jié)構(gòu)采用基于多路選擇器的基本邏輯單元，配置數(shù)據(jù)放在反熔絲開關(guān)矩陣中，通過編程使部分反熔絲介質(zhì)擊穿，導(dǎo)通開關(guān)從而實(shí)現(xiàn)器件的編程。目前，F(xiàn)PGA的主要應(yīng)用有三個(gè)方面：● 直接使用與電路系統(tǒng)；● 硬拷貝；● 邏輯驗(yàn)證；由上可知，F(xiàn)PGA和CPLD的選擇需要根據(jù)具體系統(tǒng)的性能、成本、安全等需求進(jìn)行折中，制定一個(gè)性價(jià)比高的方案具有非常重要的意義。它由可編程設(shè)置的RAM、輸入/輸出D觸發(fā)器、局部互聯(lián)通道、控制邏輯電路和輸出電路組成。（ENTITY）、類屬說明語句（GENERIC）、端口說明語句（PORT）、結(jié)束語句（END）組成。、函數(shù)轉(zhuǎn)換法、常數(shù)轉(zhuǎn)換法。（PROCESS）、過程（PROCEDURE）和函數(shù)（FUNCTION）中，是按照書寫順序自上而下，一條一條執(zhí)行。（C、D）A. A. B. 輸出 綜合 D. 配置在下列標(biāo)識(shí)符中，（C）是VHDL合法的標(biāo)識(shí)符A. C. C. clk’event clk = ‘0’ D. C. 并行 任何若S1為”1010”, S2為”0101”，下面程序執(zhí)行后，outValue輸出結(jié)果為（D）。 outValue(3 downto 0) = (S1(2 downto 0) and not S2(1 to 3)) amp。 B、 “0100” a，b : in begin 139。 0000。A B“FF” C“F7”，然后通過器件的JTAG端口將采樣的信息傳出，送入計(jì)算機(jī)進(jìn)行顯示和分析。，一般需要先從 卡諾圖 寫出邏輯函數(shù)式。 只讀 寄存器和 隨機(jī) 寄存器。 JK觸發(fā)器 、 T觸發(fā)器 、 D觸發(fā)器 和 RS觸發(fā)器 。 +1 ( C )。A 0 B 1 C 不唯一 D 邏輯概念錯(cuò)誤，位數(shù)最少的是（D）。（BLOCK）實(shí)現(xiàn)的是從 結(jié)構(gòu)體形式 上的劃分，并非 功能 上的劃分。 子程序 的一種類型。除了塊語句（BLOCK）之外，下列語句同樣也可以將結(jié)構(gòu)體的并行描述分成多個(gè)層次的是（A）（COMPONENT） （GENERATE） （REPORT） （NULL）以下不是生成語句（GENERATE）組成部分的為（D） （REPORT）斷言語句對(duì)錯(cuò)誤的判斷級(jí)別最高的是（D）。A EXIT B EXIT LOOP 標(biāo)號(hào)C EXIT LOOP 標(biāo)號(hào) WHEN 條件表達(dá)式 D EXIT LOOP 標(biāo)號(hào) CASE 條件表達(dá)式 （C）A WAIT語句 B NEXT語句C ASSERT語句D REPORT9. 下列語句中不完全屬于并行語句的是（C）。3. VHDL的函數(shù)屬性有 函數(shù)數(shù)值 、 函數(shù)數(shù)組 和 函數(shù)信號(hào) 3種。7. 延遲 是VHDL仿真中最重要的特性設(shè)置，為建立精確的 延時(shí)模型，甚至可以不使用VHDL仿真器得到更接近實(shí)際的結(jié)果。 元件 、 函數(shù) 和 類型說明 對(duì)其他設(shè)計(jì)單元是“可見”、可調(diào)用的設(shè)計(jì)單元。，即 過程 和 函數(shù)
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