【正文】 PAL D. PLD 37.? 現(xiàn)場可編程門陣列的英文簡稱是 A 。 A. 網(wǎng)絡供應商 B. 在系統(tǒng)編程 C. 沒有特定意義 D. 知識產(chǎn)權核41. EPF10K20TC1444具有多少個管腳 A ?！璖IGNAL E: STD_LOGIC_VECTOR (2 TO 5)?！瑼． “11011011” B. “00101101” C. “11011001” D. “00101100” 45. VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error: VHDL syntax error: signal declaration must have ‘；’，but found begin instead. 其錯誤原因是 A 。 D. 程序中缺少關鍵詞。C. 設計文件的文件名與實體名不一致。 A. ALTERA B. ATMEL C. LATTICE D. XILINX 49. MAXPLUSII不支持的輸入方式是 D 。 = “00001111”。 clk’event and clk = ‘1’ then falling_edge(clk) then clk’event and clk = ‘0’ then clk’stable and not clk = ‘1’ then53. 下面對利用原理圖輸入設計方法進行數(shù)字電路系統(tǒng)設計的描述中，那一種說法是不正確的。 C 。 := B1010。敏感信號發(fā)生更新時啟動進程，執(zhí)行完成后，等待下一次進程啟動。 59. 下列語句中，不屬于并行語句的是： B 。A. ， 。63. 在VHDL的CASE語句中，條件句中的“=”不是操作符號，它只相當與 B 作用。B. 信號的端口模式不必定義，它的數(shù)據(jù)既可以流進，也可以流出。A. OR B. VARIABLE C. SIGNAL D. OUT167. VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error:Line1,File e:\muxfile\: TDF syntax error… 其錯誤原因是 A 。D. 程序中缺少關鍵詞。C. 在進程的敏感信號表中，既可以使用信號，也可以使用變量。B. CASE語句中必須要有WHEN OTHERS=NULL；語句。A. =: B. = C. = D.:=71. 在VHDL中,可以用語句 D 表示檢測clock下降沿。A. 順序 B. 順序和并行 C. 并行 75. 執(zhí)行MAX+PLUSII的 C 命令，可以對設計的電路進行仿真。A. = B. := C. = D.=，含WAIT語句的進程PROCESS的括弧中 B 再加敏感信號，否則則是非法的。A. 。83. 執(zhí)行下列語句后Q的值等于 D 。Q=(2=E (2), 4=E (3), 5=’1’, 7=E (5), OTHERS=E (4))。A. 進程之間可以通過變量進行通信 B. 進程內(nèi)部由一組并行語句來描述進程功能C. 進程語句本身是并行語句 87. 進程中的信號賦值語句，其信號更新是 C 。A．器件外部特性； B．器件的內(nèi)部功能；C．器件的綜合約束；C． 器件外部特性與內(nèi)部功能。A. 信號 B. 常量 C. 數(shù)據(jù) D. 變量，為定義的信號賦初值，應該使用__D___ 符號。E=(2=’1’, 4=’1’, OTHERS=’0’)。A． create default symbol B. simulator C. piler D. timing analyzer 98. 在VHDL中，條件信號賦值語句WHEN_ELSE屬于 C 語句。1．一般把EDA技術的發(fā)展分為MOS時代、CMOS時代和下載編程四個步驟。5．VHDL的數(shù)據(jù)對象包括變量、常量和信號，它們是用來存放各種類型數(shù)據(jù)的容器。8．MAX+PLUS的文本文件類型是（后綴名）.VHD。11． 在EDA工具中，能完成在目標系統(tǒng)器件上布局布線軟件稱為（C ） B. Simulator Analyzer13．VHDL常用的庫是（A ） C ） ）表示clock的下降沿。 B. clock’EVENT C. clock=’0’ AND C )A. 文件名和實體可以不同名；B. 文件名和實體名無關；C. 文件名和實體名要相同；D. 不確定。、CPLD兩類，下列對FPGA結構與工作原理的描述中，正確的是(C )A. ( C. 時序仿真。對于A. FPGA B. CPLD 兩類器件：一位熱碼 狀態(tài)機編碼方式 適合于 ____A____ 器件；順序編碼 狀態(tài)機編碼方式 適合于 ____B____ 器件；4． 下列優(yōu)化方法中那兩種是速度優(yōu)化方法：____B__、__D__A. 資源共享 B. 流水線 C. 串行化 D. 關鍵路徑優(yōu)化單項選擇題：5． 綜合是EDA設計流程的關鍵步驟，綜合就是把抽象設計層次中的一種表示轉化成另一種表示的過程；在下面對綜合的描述中，___D___是錯誤的。DA. idata = “00001111”。8． 在VHDL語言中，下列對時鐘邊沿檢測描述中，錯誤的是__D___。P15A. 綜合就是把抽象設計層次中的一種表示轉化成另一種表示的過程。5. 大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，其中CPLD通過___A__實現(xiàn)其邏輯功能。P134A. 立即完成 B. 在進程的最后完成C. 按順序完成 D. 都不對9. 不完整的IF語句，其綜合結果可實現(xiàn)__A__。USE 。END CNT10。139。 置零 ELSE Q1 = Q1 + 1 。 Q = Q1。USE 。END bmux。END bhv。 4 CLK : IN STD_LOGIC。 9BEGIN 10 SYNC : PROCESS(CLK, A) 11 BEGIN 12 IF CLK39。 14 END IF。 21 WHEN 0010 = LED7S = 1011011。 25 WHEN 0110 = LED7S = 1111101。 29 END CASE。錯誤2 行號： 29 程序改為：該語句后添加 WHEN OTHERS = LED7S = 0000000。 b : IN STD_LOGIC。ARCHITECTURE fh1 OF HAD ISBEGIN c = NOT(a NAND b)。USE 。 Q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。139。 ELSIF CLK = 39。139。 THEN Q1 := Q1 + 1。 Q = Q1。USE 。END TRI_STATE。 Y = 39。 Y = A。六、綜合題下圖是一個A/D采集系統(tǒng)的部分，要求設計其中的FPGA采集控制模塊，該模塊由三個部分構成：控制器（Control）、地址計數(shù)器（addrt）、內(nèi)嵌雙口RAM（adram）。use 。end addr_t。139。039。 end if。4. 根據(jù)狀態(tài)圖，試對control進行VHDL描述library ieee。 status, clk : in std_logic。architecture behav of control is type con_st is (s0, s1, s2, s3, s4)。begin a0 = 39。 ce = 39。 REGP : process (clk) begin if clk39。 end if。 lock = 39。039。 when s2 = if status = 39。 rc = 39。 when s3 = rc = 39。 nst = s4。039。 end process。event then reg12 = addata。 clkinc = lock。 寫入地址 rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0)。END adram。 addata : in std_logic_vector (11 downto 0)。end daco。 rddata : out std_logic_vector (11 downto 0) )。 end ponent。 讀地址 wren : IN STD_LOGIC := 39。 signal rds : std_logic_vector (11 downto 0)。 u2 : addr_t port map (clkinc = clkinc, tclr = tclr, wraddr = wraddr)。end one。LAB Logic Array Block邏輯陣列塊 9. CLB Configurable Logic Block 可配置邏輯模塊10 EABEmbedded Array Block 嵌入式陣列塊11SOPC SystemonaProgrammableChip 可編程片上系統(tǒng)12. LUT LookUp Table 查找表 13.信號賦值符號用于信號賦值動作，不立即生效，變量賦值符號用于變量賦值動作，立即生效。 基于SRAM的FPGA器件，每次上電后必須進行一次配置。 * IF_ELSE順序語句中有分號；是順序語句，必須放在進程中 可編程邏輯器件設計輸入有原理圖輸入、硬件描述語言輸入和波形輸入三種方式。*所謂綜合，就是根據(jù)設計功能和實現(xiàn)該設計的約束條件(如面積、速度、功耗和成本等)，將設計輸入轉換成滿足要求的電路設計方案，該方案必須同時滿足與其的功能和約束條件。* 綜合是EDA設計的關鍵步驟，綜合就是將電路的高級語言轉換成低級的，可與FPGA/CPLD相映射的功能網(wǎng)表文件。實體說明部分用于描述所設計系統(tǒng)的外部端口信號和參數(shù)的屬性和設置，而結構體部分則定義了設計單元的具體功能、行為、數(shù)據(jù)流程或內(nèi)部結構。*庫用于存放已編譯的實體、結構體、程序包和配置，可以通過其目錄進行查詢和調(diào)用。在VHDL語言中，可以存在多個不同的庫，但是庫與庫之間是獨立的，不能互相嵌套。(2) std庫：包含 standard textio程序包。設計開發(fā)過程通常不用，每個設計實體都必須有各自完整的庫說明語句和use語句。和、buffer以“LINKAGE”定義的端口不指定方向，無論哪個方向的信號都可以連接。過程(PROCEDURE)兩種類型,具有可重載性特點。pof是Programmer Object File，下載到配置芯片中，上電重新配置FPGA。A Create Default Symbol B Compiler編譯 C Simulator 時序仿真 D Timing Analyzer 時序分析3. 在設計輸入完成后，應立即對設計文件進行（ A輸入C綜合A 流水線設計 B 資源共享 C 邏輯優(yōu)化 D 串行化6 不完整地IF語句，其綜合結果可實現(xiàn)（ A ） A 時序邏輯電路 B 組合邏輯電路 C 雙向電路 D 三態(tài)控制電路7．? ；敏感信號發(fā)生更新時啟動進程，執(zhí)行完成后等待下一次進程啟動。 D 綜合可理解為一種映射過程，并且這種映射關系是唯一的，即綜合結果是唯一的。A 可編程乘積項邏輯； B 查找表(LUT) C 輸入緩沖 D 輸出緩沖13 進程中的信號賦值語句，其信號更新是（C） A 按順序完成 B比變量更快完成 C 在進程最后完成 D 都不對14 VHDL語言是一種結構化的語言，一個設計實體(電路模塊)包括實體說明與結構體兩部分，結構體描述（B）A 器件的外部特性 B 器件的內(nèi)部功能 C 器件的綜合約束 D 器件外部特性與內(nèi)部功能 第 46 頁 共 46 頁