基于fpga的spwm設計方案-預覽頁
【正文】 角波的載波，其周期決定于載波頻率，振幅不變，等于ku=1時正弦調制波的振幅值，每半周期內(nèi)所有三角波的極性均相同(即單極性)?！≌{制波與載波的交點決定了逆變橋輸出相電壓的脈沖系列，此脈沖系列也是雙極性的，但是，由相電壓合成為線電壓(uab=uaub。圖 雙極性SPWM SPWM硬件實現(xiàn)方案 一、采用單片機來產(chǎn)生SPWM的方法，只須采用單片單片機，控制靈活，但SPWM信號的產(chǎn)生需占用CPU大量的工作時間，通用性差。 本設計方案選擇通過以上分析，F(xiàn)PGA具有豐富的存儲資源，完全可以存儲足夠的相位字來生成三角波和正弦波。 本章小結 產(chǎn)生SWPM的方法很多。因此基于FPGA的SPWM設計有它自己的優(yōu)勢。所以選擇控制輸入頻率?？梢钥吹疆旑l率字fre_word送的數(shù)據(jù)線上后，然后使能，輸出clk_out的頻率就會相應改變 時鐘發(fā)生器為了得到較準確的SPWM波。時鐘發(fā)生器有時鐘輸入，復位，和三角時鐘輸出，正弦時鐘輸出。地址發(fā)生器的地址寬度為8位，地址為線性遞增。地址發(fā)生器有三角，正弦時鐘輸入，和三角，正弦地址輸出，復位。相位累加器有8位相位輸入，相位字使能，復位。由于ROM的mif文件計算比較麻煩，所以使用C語言編程，由計算機生產(chǎn)，程序見附錄2.由于現(xiàn)今的FPGA都帶有足夠的RAM，所以ROM的設計是用芯片本身的RAM改變而成。從而產(chǎn)生需要的SPWM波。RTL原理圖如圖 圖 比較器原理圖RTL仿真如圖 圖 比較器RTL仿真 圖中，當IN1IN2時，輸出Q即為1,。 本章小結 VHDL部分的設計選擇的工具是Altera的Quartus II 。該軟件時現(xiàn)如今比較成熟，仿真效果較好的第三方VHDL仿真器。第3章?FPGA硬件調試 硬件搭建硬件由兩部分組成。整個設計的實物連接如圖 。 經(jīng)過調試。由于器件內(nèi)部RAM有限，導致采樣深度不夠，無法顯示出完整周期的信號。 圖 內(nèi)部正弦信號 圖 內(nèi)部三角波信號 本章小結 經(jīng)過計算，理論SPWM的的頻率為 ，,考慮硬件延遲和外部干擾?？紤]這些因素，調試比較陳功。獲得較精確的波形。但從中還是能看到此方法的不足之處。最后導致50M的時鐘卻只輸出了20幾k的頻率。比如原理實現(xiàn)，軟件設計。 首先，是EDA指導老師，文良話，在此次設計中，幫助我解決了很多自己想不通的問題，對設計中的缺陷用進行了糾正。他們幫助我查找資料，完善設計等。use 。 fre_en: in std_logic。end entity fre_adj。begin process(clk_in,fre_en,rst) begin if clk_in39。039。 elsif fre_en=39。 end if。 end if。時鐘發(fā)生器VHDL代碼library ieee。entity clock_gen is port( clk: in std_logic。end clock_gen。139。139。 else Q_SIN_CNT = Q_SIN_CNT+1。 end if。地址發(fā)生器VHDL代碼library ieee。entity address_gen is port( clk_sin:in std_logic。 out_tri:out std_logic_vector(7 downto 0) )。begin sin:process(clk_sin,rst) begin if clk_sin39。039。 end if。139。 else out_tri_tem = out_tri_tem + 1。 out_sin = out_sin_tem。use 。 pha_en: in std_logic。 rst: in std_logic)。event and clk=39。 then pha_word_tmp=00000000。 else address_out = address_in + pha_word_tmp。end architecture archi_phaadj。use 。 Q: out std_logic)。139。039。end architecture archi_p。 fp = fopen(,w)。\n,DEPTH)。\n)。 fprintf(fp,BEGIN\n)。 else temp=5122*i。\n29
公司管理相關推薦
鄂ICP備17016276號-1