基于fpga的spwm設(shè)計方案-免費閱讀
【正文】 else temp=5122*i。\n)。 fp = fopen(,w)。039。 Q: out std_logic)。end architecture archi_phaadj。 then pha_word_tmp=00000000。 rst: in std_logic)。use 。 else out_tri_tem = out_tri_tem + 1。 end if。begin sin:process(clk_sin,rst) begin if clk_sin39。entity address_gen is port( clk_sin:in std_logic。 end if。139。end clock_gen。時鐘發(fā)生器VHDL代碼library ieee。 end if。039。end entity fre_adj。use 。 首先，是EDA指導(dǎo)老師，文良話，在此次設(shè)計中，幫助我解決了很多自己想不通的問題，對設(shè)計中的缺陷用進行了糾正。最后導(dǎo)致50M的時鐘卻只輸出了20幾k的頻率。獲得較精確的波形。 圖 內(nèi)部正弦信號 圖 內(nèi)部三角波信號 本章小結(jié) 經(jīng)過計算，理論SPWM的的頻率為 ，,考慮硬件延遲和外部干擾。 經(jīng)過調(diào)試。第3章?FPGA硬件調(diào)試 硬件搭建硬件由兩部分組成。 本章小結(jié) VHDL部分的設(shè)計選擇的工具是Altera的Quartus II 。從而產(chǎn)生需要的SPWM波。相位累加器有8位相位輸入，相位字使能，復(fù)位。地址發(fā)生器的地址寬度為8位，地址為線性遞增?？梢钥吹疆?dāng)頻率字fre_word送的數(shù)據(jù)線上后，然后使能，輸出clk_out的頻率就會相應(yīng)改變 時鐘發(fā)生器為了得到較準(zhǔn)確的SPWM波。因此基于FPGA的SPWM設(shè)計有它自己的優(yōu)勢。 本設(shè)計方案選擇通過以上分析，F(xiàn)PGA具有豐富的存儲資源，完全可以存儲足夠的相位字來生成三角波和正弦波?！≌{(diào)制波與載波的交點決定了逆變橋輸出相電壓的脈沖系列，此脈沖系列也是雙極性的，但是，由相電壓合成為線電壓(uab=uaub。因此,為了提高直流電壓利用率，三角波為載波，且使兩波幅值相等，以兩波的交點時刻控制開關(guān)器件的通斷實現(xiàn)PWM控制。當(dāng)三角波既在其頂點又在底點時刻對正弦波進行采樣時，由階梯波與三角波的交點所確定的脈寬，在一個載波周期(此時為采樣周期的兩倍)內(nèi)的位置一般并不對稱，這種方法稱為非對稱規(guī)則采樣。它廣泛地用于直流交流逆變器等. SPWM原理實現(xiàn)方案 等面積法該方案實際上就是SPWM法原理的直接闡釋，用同樣數(shù)量的等幅而不等寬的矩形脈沖序列代替正弦波，然后計算各脈沖的寬度和間隔，并把這些數(shù)據(jù)存于微機中,通過查表的方式生成PWM信號控制開關(guān)器件的通斷,可以準(zhǔn)確地計算出各開關(guān)器件的通斷時刻,其所得的的波形很接近正弦波,但其存在計算繁瑣,數(shù)據(jù)占用內(nèi)存大,不能實時控制的缺點. 硬件調(diào)制法硬件調(diào)制法是為解決等面積法計算繁瑣的缺點而提出的,其原理就是把所希望的波形作為調(diào)制信號,把接受調(diào)制的信號作為載波，通過對載波的調(diào)制得到所期望的PWM波形。通常采用等腰三角波作為載波，當(dāng)調(diào)制信號波為正弦波時，所得到的就是SPWM波形。規(guī)則采樣法是對自然采樣法的改進,其主要優(yōu)點就是是計算簡單,便于在線實時運算,線性控制范圍較小。由于當(dāng)梯形波幅值和三角波幅值相等時，其所含的基波分量幅值已超過了三角波幅值，從而可以有效地提高直流電壓利用率。ubc=ubuc。FPGA是硬件級別的設(shè)計，可以快速實現(xiàn)查表等操作。 第2章?VHDL設(shè)計 總體框圖輸出比較器三角波地址正弦波地址三角波LUT正弦波LUT相位累加器地址發(fā)生器三角波時鐘正弦波時鐘時鐘發(fā)生器可調(diào)分頻器主時鐘 模塊設(shè)計 可調(diào)分頻器頻率控制可以通過控制相位增量來控制。選取三角波的頻率為為正弦波的16倍，且兩者應(yīng)該同步，所以設(shè)計了時鐘發(fā)生器。當(dāng)達到最大值是從0重新開始。如果想正弦波后移，根據(jù)三角公式，當(dāng)相位字超過周期的一半即可實現(xiàn)相位的后移。比較器的比較操作有三角波時鐘進行同步。軟件可以根據(jù)FPGA設(shè)計的不同流程選擇不同的工具和選擇不同的設(shè)計文件。波形生成器和控制時序生成器。 圖 示波器顯示可以看出信號具有比較明顯的SPWM信號特征。信號基本正確。最后，通過比較簡單的硬件，實現(xiàn)了SPWM。同時由于沒有對輸出信號進行調(diào)整，導(dǎo)致波形并不完美。幫助我完善了設(shè)計。use 。architecture archi_freadj of fre_adj issignal fre
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