【正文】 = 0, c_has_data_valid = 0, decim_rate = 1, coef_type = 0, filter_arch = 1, interp_rate = 1, num_taps = 16, c_mem_init_file = , zero_packing_factor = 1, num_paths = 1, num_filts = 1, 華北水利水電 大學(xué)畢業(yè)設(shè)計(jì) 34 col_mode = 0, c_has_ce = 0, chan_in_adv = 0, opbuff_memtype = 0, odd_symmetry = 0)。 環(huán)路濾波器在 Costas 環(huán)路中起著非常終于的作用，不僅起到低通濾波作用，更重要的是對(duì)環(huán)路參數(shù)調(diào)整起著決定性的作用。 use 。 32MHz 時(shí)鐘輸入 di : in STD_LOGIC_VECTOR (27 downto 0)。更新后的頻率字 df : out STD_LOGIC_VECTOR (27 downto 0))。 constant zeros: std_logic_vector(27 downto 0):=(others=39。6MHz begin process(rst,clk) variable c: std_logic_vector(3 downto 0)。039。)。039。)。039。 華北水利水電 大學(xué)畢業(yè)設(shè)計(jì) 37 end if。 end i。 end if。 else PD = dq。 elsif rising_edge(clk) then 頻率字更新周期為 16 個(gè) CLK 周期 嚴(yán)格設(shè)計(jì) LOOPFilter、 DDS 相位累加器、頻率字更新之間的時(shí)序關(guān)系 c:=c+1。 loopout =(others=39。039。 c:=(others=39。139。)。 architecture Behavioral of PD_LoopFilter is signal newf_ce: std_logic。 正交支路輸入數(shù)據(jù) newf_we: out STD_LOGIC。 use 。 use 。 synthesis translate_on END lpf_a。 dout: OUT std_logic_VECTOR(27 downto 0))。 ARCHITECTURE lpf_a OF lpf IS synthesis translate_off 華北水利水電 大學(xué)畢業(yè)設(shè)計(jì) 32 ponent wrapped_lpf port ( clk: IN std_logic。 rdy: OUT std_logic。 USE 。 濾波器 的另一個(gè)參數(shù)是系統(tǒng)時(shí)鐘頻率，如果頻率越高，那么系統(tǒng)的功耗也就越大。 圖 DDS 模塊在 RTL 中的顯示 低通濾波器 低通濾波器的設(shè)計(jì)是本課題設(shè)計(jì)的一個(gè)重點(diǎn)，為了獲得有用的信號(hào)，我們?cè)O(shè)計(jì)的低通濾波器的通帶截止頻率與信號(hào)的帶寬一致。 end ponent。 we: IN std_logic。 cosine: OUT std_logic_VECTOR(7 downto 0)。 synthesis translate_off Library XilinxCoreLib。當(dāng)頻率字位寬越多時(shí)，頻率的分辨率越高。 圖 環(huán)的 RTL 結(jié)構(gòu)圖 DDS 模塊 DDS 模塊用于產(chǎn)生正交的單載波信號(hào)，分別于輸入數(shù)據(jù)相乘。 u3 : Lpf port map(clk,rfdi,rdyi,mdi,di)。 end process。039。 dataq = dq。 signal di,dq,pd: std_logic_vector(27 downto 0)。 signal we,rfdi,rdyq,rfdq,rdyi: std_logic。 newf_we: OUT STD_LOGIC。 ponent PD_LoopFilter PORT( rst : IN std_logic。 rdy: OUT std_logic。 p: OUT std_logic_VECTOR(15 downto 0))。 end ponent。 we: IN std_logic。 din : in STD_LOGIC_VECTOR (7 downto 0)。 use 。 圖 中頻采樣 DPSK 已調(diào)信號(hào)的頻譜 圖 已調(diào)信號(hào)波形（ SNR=0） 華北水利水電 大學(xué)畢業(yè)設(shè)計(jì) 23 圖 已調(diào)信號(hào)波形（ SNR=10） Costas 環(huán) 瞬 時(shí) 抽 樣 及 保 持 全 波 整 流)( 0 ??? snTy ?延 遲??延 遲??瞬 時(shí) 抽 樣 及 保 持滯 后 時(shí) 鐘超 前 時(shí) 鐘D D S低 通 濾 波)(3 ty ??全 波 整 流)( 0 ??? snTy ?)(4 ty時(shí) 鐘 信 號(hào) 輸 出)(2 ty)(ty 圖 超前 — 滯后數(shù)字符號(hào)同步環(huán)原理框圖 Costas 的工作原理： 我們?cè)O(shè) BPSK 調(diào)制信號(hào)的為： )c os (])([)c os ()()( twnTtgatwtMtx snc ? ??? （ 3— 1） 本地 DDS 的同相與正交支路的乘法器輸出為： 華北水利水電 大學(xué)畢業(yè)設(shè)計(jì) 24 )sin ()()c o s()( ????? ??? twtV twtVcoqcoi （ 3— 2） 我們將調(diào)制信號(hào)帶入乘法器，就得到同相、正交支路乘法器的輸出： )s i n (c o s])([)()c o s (c o s])([)(21????????????twtwnTtgaKtZtwtwnTtgaKtZccnsnpqccnsnpi （ 3— 3） Zq（ t）和 Zi（ t）在經(jīng)過(guò)低通濾波器后，得到的信號(hào)為： )s i n (])([21)()c o s (])([21)(2211??????????nsnlpqnsnlpinTtgaKKtynTtgaKKty （ 3— 4） 最后將 Yi(t)和 Yq(t)經(jīng)過(guò)相乘鑒相并經(jīng)過(guò)環(huán)路濾波器后就可以的到 Costas 環(huán)路的信號(hào)： )2s i n()2s i n(81)( 2121 ?? ???? dllpppc KKKKKKtV。ylabel(39。)。,39。39。.39。 m1=m_kaiser(1:length(x_f))。,),1024)))。 m_dpsk=20*log10(abs(fft(f_s,1024)))。 dev=[ ]。 %snr=snr10*log10(fs/fd)。 dpsk=sqrt(2)*rcosf39。fir39。 ds=ones(1,N)。 N=16000。 fs=32*10^6。最好的方法是產(chǎn)生與載波（中頻）頻率相同的本地載波，根據(jù)直接數(shù)字頻率合成（ Direct Digital Synthesizer,DDS)的原理，產(chǎn)生 70MHz 的標(biāo)準(zhǔn)中頻載波。載波頻率一般較高，比較利于無(wú)線傳輸。 華北水利水電 大學(xué)畢業(yè)設(shè)計(jì) 20 DPSK 信號(hào)調(diào)制 DPSK 解調(diào)系統(tǒng)的 FPGA 設(shè)計(jì)與實(shí)現(xiàn)需要在 FPGA 平臺(tái)上實(shí)現(xiàn)對(duì)中頻采樣 DPSK 數(shù)字信號(hào)的解調(diào)，需要利用 MATLAB 仿真輸入 FPGA 芯片的數(shù)字信號(hào)。信號(hào)的帶寬有多種定義，一個(gè)常用的定義為：信號(hào)能量或功率的主要部分集中的頻率范圍。 圖 DPSK 解調(diào)總體原理圖 DPSK 方式是用前后相鄰碼元的載波相對(duì)相位變化來(lái)表示數(shù)字信息 假設(shè)前后相鄰碼元的載波相位差為 v 功 ,可定義一種數(shù)字信息與 v 價(jià)之間的關(guān)系為 0??? 表示數(shù)字信息 0 ???? ? 表示數(shù)字信息 1 則一組二進(jìn)制數(shù)字信息與其對(duì)應(yīng)的 DPSK 信號(hào)的載波相位關(guān)系如下所示 : 二進(jìn)制數(shù)字信息： 1 1 0 1 0 0 1 1 1 0 DPSK 信號(hào)相位： 0 ? 0 0 ? ? ? 0 ? 0 0 或 : ? 0 ? ? 0 0 0 ? 0 ? ? 數(shù)字信息與 ?? 之間的關(guān)系也可以定義為 0??? 表示數(shù)字信息 1 華北水利水電 大學(xué)畢業(yè)設(shè)計(jì) 19 ???? 表示數(shù)字信息 0 DPSK 信號(hào)的實(shí)現(xiàn)方法 :首先對(duì)二進(jìn)制數(shù)字基帶信號(hào)進(jìn)行差分編碼 ,將絕對(duì)碼表示二進(jìn)制信息變換為用相對(duì)碼表示二進(jìn)制信息 ,然后再進(jìn)行絕對(duì)調(diào)相 ,從而產(chǎn)生二進(jìn)制差分相位鍵控信號(hào) DPSK 信號(hào)。 ３） 由 MATLAB 軟件設(shè)計(jì)出相應(yīng)的數(shù)字信號(hào)處理系統(tǒng)，并在 MATLAB 軟件中直接將MATLAB 代碼轉(zhuǎn)換成 VHDL 或 Verilog HDL 語(yǔ)言代碼，在 ISE 或 QuartusⅡ等開 發(fā)環(huán)境中直接嵌入這些代碼即可。 SE 版和 OEM 版在功能和性能方面有較大差別，比如對(duì)于大家都關(guān)心的仿真速度問(wèn)題，以 Xilinx 公司提供的 OEM 版本 ModelSim XE 為例，對(duì)于代碼少于 40000 行的設(shè)計(jì)，ModelSim SE 比 ModelSim XE 要快 10 倍；對(duì)于代碼超過(guò) 40000 行的設(shè)計(jì)， ModelSim SE要比 ModelSim XE 快近 40 倍。 ASIC Sign off。 C 和 Tcl/Tk 接口， C 調(diào)試； 華北水利水電 大學(xué)畢業(yè)設(shè)計(jì) 14 RTL 和門級(jí)優(yōu)化， 本地編譯 結(jié)構(gòu)，編譯仿真速度快，跨平臺(tái)跨版本仿真； VHDL 的基本結(jié)構(gòu)與語(yǔ)法 一個(gè) VHDL 設(shè)計(jì)由若干個(gè) VHDL 文件構(gòu)成，每個(gè)文件主要包含如下三個(gè)部分中的一個(gè) 或全部： 1） 程序包（ Package）； 2） 實(shí)體（ Entity）； 3） 構(gòu)造體（ Architecture）； 4）庫(kù) (library)； FPGA 開發(fā)環(huán)境介紹 ISE 開發(fā)套件 Xilinx 目前是世界上最大的 FPGA/CPLD 生產(chǎn)商之一，由早期的 Fundation 系列逐步發(fā)展了今天日益成熟的集成軟件環(huán)境 (Integrated Software Environment， ISE)系列，它集成了從設(shè)計(jì)輸入、仿真、邏輯綜合、布局布線與實(shí)現(xiàn)、時(shí)序分析、程序下載與配置、功耗分析等全面的設(shè)計(jì)流程所需要的工具。 （ 3） VHDL 語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已華北水利水電 大學(xué)畢業(yè)設(shè)計(jì) 12 有設(shè)計(jì)的再利用功能。 VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，得到眾多 EDA 公司支持，在電子工程領(lǐng)域，已成為事實(shí)上的 通用 硬件描述語(yǔ)言。 VHDL 語(yǔ)言 VHDL（ VeryHighSpeed Integrated Circuit HardwareDescription Language）誕生于 1982年。而 VHDL 的邏輯綜合就較之 Verilog HDL 要出色一些。 1985 年 Moorby 推出它的第三個(gè)商用仿真器 VerilogXL,獲得了巨大的成功，從而使得 Verilog HDL 迅速得到推廣應(yīng)用。在 1987 年底， VHDL被 IEEE 和 美國(guó) 國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。它雖然沒有圖形輸入那么直觀，但功能更強(qiáng)，可以進(jìn)行大規(guī)模，多個(gè)芯片的數(shù)字系統(tǒng)的設(shè)計(jì)。 Spartans— 6的每個(gè) Slice 包括 6個(gè) 6輸入的 LUT 和 8個(gè)寄存器（ FlipFlop),DPSK48A1硬核包括 1個(gè) 1818b it 的乘法器、 1個(gè)加法器和 1個(gè)累加器，每個(gè) BRAM 可作為 1個(gè) 18Kbit的存儲(chǔ)器使用，也可以作為兩個(gè)獨(dú)立的 9Kbit 存儲(chǔ)器使用；每個(gè) CMT 包括 2個(gè) DCM 和 1個(gè) DLL模塊。新的高性能集成存儲(chǔ)器控制器支持 DDR、 DDR DDR3和移動(dòng)動(dòng) DDR 存儲(chǔ)器，硬內(nèi)核的多端 口 總線結(jié)構(gòu)能夠提供可預(yù)測(cè)