【正文】 。該仿真波形表明讀使能端控制系統(tǒng)只進(jìn)行讀操作讀取數(shù)據(jù)，由于不進(jìn)行寫(xiě)操作，雙端口RAM存儲(chǔ)器存儲(chǔ)單元會(huì)始終處于讀空狀態(tài)，這表明所設(shè)計(jì)的異步FIFO電路的讀操作功能達(dá)到了預(yù)期的設(shè)計(jì)要求。從圖中可以看出，將系統(tǒng)復(fù)位端置1，將寫(xiě)使能置位，讀使能復(fù)位，經(jīng)過(guò)一段時(shí)間后，數(shù)據(jù)輸出始終不變，讀空標(biāo)志始終為0，寫(xiě)滿標(biāo)志始終為1，這表明異步FIFO電路始終處于寫(xiě)滿狀態(tài)。 復(fù)位功能軟件仿真與測(cè)試對(duì)于復(fù)位功能的時(shí)序仿真測(cè)試波形如圖42所示。（7） 定制生成的雙端口RAM外部接口如圖39所示。存儲(chǔ)方式選擇bit方式，即“As a number of bits”。圖37 空滿標(biāo)志產(chǎn)生模塊頂層電路圖圖38 空滿標(biāo)志產(chǎn)生模塊 雙端口RAM本課題設(shè)計(jì)的異步FIFO的存儲(chǔ)器是一個(gè)存儲(chǔ)深度為128 bit，數(shù)據(jù)寬度為8 bit的雙端口RAM，該RAM使用Altera的Mega Wizard PlugIn Manager工具定制，定制主要參數(shù)設(shè)置過(guò)程如下：（1）打開(kāi)Mega Wizard PlugIn Manager對(duì)話框，選擇“Create a new custom megafunction variation”定制新的宏功能模塊。這種情況從存儲(chǔ)器的角度來(lái)看，存儲(chǔ)器的存儲(chǔ)空間好像變小，然而這種情況是毫無(wú)壞處的，能很好的避免錯(cuò)誤的發(fā)生，因?yàn)楫?dāng)FIFO真的讀空或?qū)憹M了，而不去阻止讀操作或?qū)懖僮鞯倪M(jìn)行將會(huì)出現(xiàn)多讀或溢出的錯(cuò)誤，影響異步FIFO的性能[2]。139。當(dāng)讀寫(xiě)指針的狀態(tài)標(biāo)志位和地址位完全相同時(shí)，表明執(zhí)行了相同次數(shù)的讀寫(xiě)操作，此時(shí)異步FIFO處于讀空狀態(tài)；當(dāng)讀寫(xiě)指針的狀態(tài)標(biāo)志位不同，而地址位完全相同時(shí)，表明寫(xiě)操作比讀操作多進(jìn)行了一次循環(huán)，此時(shí)異步FIFO處于寫(xiě)滿狀態(tài)。當(dāng)讀指針和寫(xiě)指針相等時(shí)，F(xiàn)IFO要么處于讀空狀態(tài)，要么處于寫(xiě)滿狀態(tài)。為了避免這種情況發(fā)生，異步FIFO系統(tǒng)對(duì)存儲(chǔ)器設(shè)置了讀空和寫(xiě)滿兩個(gè)狀態(tài)標(biāo)志。當(dāng)指針移動(dòng)到最后一個(gè)存儲(chǔ)單元后，它又重新回到起始位置繼續(xù)進(jìn)行讀寫(xiě)操作。程序編譯成功后生成的格雷碼∕自然碼轉(zhuǎn)換模塊如圖35所示，利用Quartus II軟件的波形編輯器對(duì)該模塊進(jìn)行時(shí)序仿真，其仿真波形如圖36所示。從仿真波形可以看出，該模塊將輸入的異步碼與輸入時(shí)鐘同步后輸出同步碼，由延時(shí)時(shí)間可以看出其滿足二級(jí)同步要求。圖31 格雷碼計(jì)數(shù)器模塊圖32 5 bit格雷碼計(jì)數(shù)器仿真波形 同步模塊為了降低亞穩(wěn)態(tài)發(fā)生的概率，本課題使用前章所介紹D觸發(fā)器二級(jí)同步將異步信號(hào)同步化。第3章 模塊設(shè)計(jì)與實(shí)現(xiàn) 格雷碼計(jì)數(shù)器模塊為了降低亞穩(wěn)態(tài)發(fā)生的概率，本課題將讀、寫(xiě)地址轉(zhuǎn)化為格雷碼進(jìn)行計(jì)數(shù)，由于格雷碼是一種錯(cuò)誤最小化編碼方式，它在任意相鄰的兩個(gè)數(shù)間轉(zhuǎn)換時(shí)只有一個(gè)數(shù)位發(fā)生變化，其發(fā)生亞穩(wěn)態(tài)的可能性遠(yuǎn)低于自然二進(jìn)制碼，大大增加了電路的可靠性。 驗(yàn)證寫(xiě)操作功能系統(tǒng)復(fù)位后，將寫(xiě)使能置位，讀使能復(fù)位，則系統(tǒng)只能進(jìn)行寫(xiě)操作寫(xiě)入數(shù)據(jù)，所以經(jīng)過(guò)一段時(shí)間后由于雙端口RAM存儲(chǔ)器存儲(chǔ)單元被寫(xiě)滿，異步FIFO應(yīng)該始終處于寫(xiě)滿狀態(tài)，數(shù)據(jù)輸出始終不變。當(dāng)且僅當(dāng)Q1的躍變非常接近時(shí)鐘沿的時(shí)候，Q2才會(huì)進(jìn)入亞穩(wěn)態(tài)[2]，這就大大提高了系統(tǒng)的可靠性。雖然亞穩(wěn)態(tài)沒(méi)法避免，但可以通過(guò)下面兩種方法降低亞穩(wěn)態(tài)發(fā)生的概率[12]：（1） 對(duì)讀寫(xiě)地址使用格雷碼計(jì)數(shù)器。亞穩(wěn)態(tài)是一種物理現(xiàn)象，必然發(fā)生在異步FIFO電路中。在寫(xiě)時(shí)鐘域，寫(xiě)地址產(chǎn)生邏輯產(chǎn)生寫(xiě)地址和寫(xiě)控制信號(hào)，在讀時(shí)鐘域，讀地址產(chǎn)生邏輯產(chǎn)生讀地址和讀控制信號(hào)。當(dāng)RAM中數(shù)據(jù)寫(xiě)滿時(shí)產(chǎn)生一個(gè)寫(xiě)滿標(biāo)志，不能再往RAM寫(xiě)入數(shù)據(jù)；當(dāng)RAM中數(shù)據(jù)讀空時(shí)產(chǎn)生一個(gè)讀空標(biāo)志，不能再?gòu)腞AM讀出數(shù)據(jù)。最后結(jié)論對(duì)本次畢業(yè)設(shè)計(jì)進(jìn)行了歸納和綜合，概括了所取得的成果和存在的不足，以及對(duì)進(jìn)一步開(kāi)展研究的見(jiàn)解與建議。第二章為異步FIFO設(shè)計(jì)要求及基本原理，首先介紹了本課題的設(shè)計(jì)要求，然后對(duì)異步FIFO的結(jié)構(gòu)、基本原理以及其設(shè)計(jì)難點(diǎn)進(jìn)行了分析，并由此歸納出系統(tǒng)的設(shè)計(jì)模塊和預(yù)期功能。 存在問(wèn)題 國(guó)內(nèi)外設(shè)計(jì)FIFO時(shí)，通常使用兩種方法，一是利用可編程邏輯器件來(lái)構(gòu)造FIFO(如Xilinx公司)，二是利用Verilog、VHDL等硬件描述語(yǔ)言來(lái)對(duì)FIFO的功能結(jié)構(gòu)進(jìn)行描述[6]。美國(guó)IDT公司已經(jīng)推出運(yùn)行速度高達(dá)225MHz，可在業(yè)內(nèi)各種配置下實(shí)現(xiàn)業(yè)內(nèi)最大數(shù)據(jù)流量高達(dá)9 Mb的FIFO系列。由于采用RAM結(jié)構(gòu)，數(shù)據(jù)從寫(xiě)入到讀出的延遲時(shí)間將大大縮短。異步FIFO用在異步時(shí)鐘數(shù)據(jù)接口部分，由于異步時(shí)鐘間的頻率和相位完全獨(dú)立，數(shù)據(jù)傳輸時(shí)的丟失率不為零，如何降低數(shù)據(jù)丟失率，設(shè)計(jì)一個(gè)高速可靠的異步FIFO便成為了一個(gè)難點(diǎn)。如何在異步時(shí)鐘間進(jìn)行數(shù)據(jù)傳輸成為了電路設(shè)計(jì)中的一個(gè)重要問(wèn)題。利用VHDL或Verilog硬件描述語(yǔ)言進(jìn)行電路設(shè)計(jì)，經(jīng)過(guò)簡(jiǎn)單的布局整合之后，快速的燒入至 FPGA 上進(jìn)行調(diào)試，是現(xiàn)代 IC設(shè)計(jì)驗(yàn)證技術(shù)的主流。關(guān)鍵詞：異步FIFO；同步化；亞穩(wěn)態(tài)；仿真測(cè)試 AbstractIn modern IC chips, with the continuous expansion of the scale of design, a system always contains several clocks. How to transmit data between the asynchronous clocks bee a very important FIFO (First In First Out) is a firstin, firstout circuit, it can transmit data between two diffent clock systems fastly and accurately, it is also a simple and effective solution to solve the problem of asynchronous clock data transfer. The asynchronous FIFO network interface, data acquisition and image because of the aspect of a late start, some domestic research institutes and manufacturers which research the FIFO circuit also can not meet the needs of the market and the military. In the asynchronous circuit, because of that the clock cycle and phase is pletely independent, and the presence of metastability problems, the loss rate of data transmission is not zero. How to implement asynchronous signal synchronization, reduce the probability of metastability and judge the state of the FIFO storage correctly bee a difficult problem while designing the asynchronous FIFO circuit. This paper introduces a method of asynchronous FIFO circuit design based on FPGA. This topic selects Quartus II software, the Cyclone II family EP2C5T144C8N chip, based on the use of VHDL language for logical descriptions, using the method of bining language and graphical input ,This topic designs a with timing and software simulation.Keywords:Asynchronous FIFO。異步FIFO在網(wǎng)絡(luò)接口、數(shù)據(jù)采集和圖像處理等方面得到了十分廣泛的應(yīng)用，由于國(guó)內(nèi)對(duì)該方面研究起步較晚，國(guó)內(nèi)的一些研究所和廠商開(kāi)發(fā)的FIFO電路還遠(yuǎn)不能滿足市場(chǎng)和軍事需求。異步FIFO（First In First Out）是一種先進(jìn)先出電路，可以在兩個(gè)不同的時(shí)鐘系統(tǒng)間進(jìn)行快速準(zhǔn)確的數(shù)據(jù)傳輸，是解決異步時(shí)鐘數(shù)據(jù)傳輸問(wèn)題的簡(jiǎn)單有效的方案。課題選用Quartus II軟件，在Cyclone II系列的EP2C5T144C8N芯片的基礎(chǔ)上，利用VHDL 硬件描述語(yǔ)言進(jìn)行邏輯描述，采用層次化、描述語(yǔ)言和圖形輸入相結(jié)合的方法設(shè)計(jì)了一個(gè)RAM深度為128 bit，數(shù)據(jù)寬度為8 bit的高速、高可靠的異步FIFO電路，并對(duì)該電路功能進(jìn)行時(shí)序仿真測(cè)試和硬件仿真測(cè)試。 simulation testing目 錄第一章 緒論 1 FPGA簡(jiǎn)介 1 異步FIFO簡(jiǎn)介 1 國(guó)內(nèi)外研究現(xiàn)狀及存在的問(wèn)題 1 研究現(xiàn)狀 1 存在問(wèn)題 2 本課題主要研究?jī)?nèi)容 3第二章 異步FIFO設(shè)計(jì)要求及基本原理 4 設(shè)計(jì)要求 4 異步FIFO基本原理 5 異步FIFO設(shè)計(jì)難點(diǎn) 5 系統(tǒng)設(shè)計(jì)方案 6 異步FIFO驗(yàn)證方案 7 驗(yàn)證復(fù)位功能 7 驗(yàn)證寫(xiě)操作功能 7 驗(yàn)證讀操作功能 7 驗(yàn)證異步FIFO電路整體功能 7第三章 模塊設(shè)計(jì)與實(shí)現(xiàn) 8 格雷碼計(jì)數(shù)器模塊 8 同步模塊 8 格雷碼∕自然碼轉(zhuǎn)換模塊 9 空滿標(biāo)志產(chǎn)生模塊 10 雙端口RAM 13第四章 時(shí)序仿真與實(shí)現(xiàn) 15 模塊整合 15 時(shí)序仿真及功能測(cè)試 17 復(fù)位功能軟件仿真與測(cè)試 17 寫(xiě)操作功能時(shí)序仿真與測(cè)試 17 讀操作功能時(shí)序仿真與測(cè)試 18 異步FIFO電路整體功能軟件仿真與測(cè)試 18 時(shí)序仿真結(jié)果總結(jié) 19第五章 硬件仿真與實(shí)現(xiàn) 20 外部電路焊接 20 引腳分配 21 調(diào)試電路設(shè)計(jì) 24 調(diào)試電路介紹 24 異步時(shí)鐘產(chǎn)生模塊 25 偽隨機(jī)數(shù)據(jù)隊(duì)列產(chǎn)生模塊 25 調(diào)試電路引腳分配 26 調(diào)試電路硬件仿真 27 異步FIFO電路硬件仿真 28 復(fù)位功能硬件仿真與測(cè)試 29 寫(xiě)操作功能硬件仿真與測(cè)試 30 讀操作功能硬件仿真與測(cè)試 30 異步FIFO硬件電路整體功能軟硬件仿真與測(cè)試 31 硬件仿真結(jié)果總結(jié) 32結(jié)論 33致謝 34參考文獻(xiàn) 35附錄 36 第1章 緒論