【正文】 2 439。hf9。h0: Led3 = 839。hf9。 end end end 重置模塊及數(shù)碼管顯示模塊重置模塊用來(lái)對(duì)所有的數(shù)據(jù)進(jìn)行重新設(shè)置，一般是一場(chǎng)比賽結(jié)束之后進(jìn)行下一次比賽時(shí)方才使用。 //蜂鳴器標(biāo)志位復(fù)位 BuClk=139。d1。由此得到的蜂鳴器模塊代碼如下： //蜂鳴器模塊 //當(dāng)蜂鳴器標(biāo)志位置1時(shí) //進(jìn)入此蜂鳴器處理程序 begin if(BuClk==139。b1。//Led1左移一個(gè)單位，實(shí)現(xiàn)一秒的倒計(jì)時(shí) end end if(Led1==839。d0。b1) begin if(t!=3239。 倒計(jì)時(shí)模塊 倒計(jì)時(shí)模塊的主要功能是用來(lái)提醒大家趕快進(jìn)行搶答，當(dāng)搶答標(biāo)志位EnFlat為1’b1即開始搶答時(shí)，倒計(jì)時(shí)開始。主要代碼如下：//第一組加減分if(answer ==3’d1) begin begin if(add) score1=score1+1。b1。139。b0) begin //禁止其他選手搶答 EnFlat=139。 //蜂鳴器的控制管腳,低電平為發(fā)聲音 Buzzer=139。 //分?jǐn)?shù)顯示數(shù)碼管控制端 Led3=839。 //倒計(jì)時(shí)開始時(shí)8個(gè)Led燈全亮 Led1=839。此時(shí)各組開始進(jìn)行搶答，無(wú)論哪一組先按下按鍵，搶答標(biāo)志位EnFlat改變變?yōu)?’b0，禁止其他各組再次進(jìn)行搶答；同時(shí)選手標(biāo)志位進(jìn)行改變，與改組組號(hào)相對(duì)應(yīng)，主要適用于后續(xù)的加減分模塊；顯示組號(hào)的數(shù)碼管顯示搶到題目的這一組的組號(hào)；改變蜂鳴器的標(biāo)志位，蜂鳴器發(fā)聲，來(lái)告訴大家，此題已經(jīng)有人搶答，大家不要再次搶答了，也告訴主持人可以進(jìn)行問(wèn)題的提問(wèn)，并且可以進(jìn)行其他的后續(xù)操作。 初始化及搶答模塊本次畢業(yè)設(shè)計(jì)中初始化模塊主要是為了以后程序的正常運(yùn)行，在這里進(jìn)行初始化，給各個(gè)后面要用到的寄存器變量賦初值。二、等待四組搶答按鍵狀態(tài)，在此狀態(tài)時(shí)，LED倒計(jì)時(shí)顯示模塊將開始顯示搶答計(jì)時(shí)，如果在規(guī)定時(shí)間內(nèi)有人最先搶答則直接進(jìn)入下一個(gè)狀態(tài)，而如果無(wú)人搶答，計(jì)時(shí)時(shí)間到后也進(jìn)入下一個(gè)狀態(tài)，此狀態(tài)下主持人按除復(fù)位鍵以外鍵無(wú)效，而按復(fù)位鍵則直接返回第一個(gè)狀態(tài)，并將積分復(fù)位。 搶答器程序流程圖以及各模塊代碼分析 搶答器程序結(jié)構(gòu)及主程序流程圖本次畢業(yè)設(shè)計(jì)中程序設(shè)計(jì)采用verilog HDL 語(yǔ)言進(jìn)行編程，總體編程思路采用模塊化編程方式，主要分為三個(gè)模塊，一個(gè)主控制及按鍵輸入模塊，一個(gè)LED倒計(jì)時(shí)模塊和蜂鳴器模塊，一個(gè)搶答組號(hào)及積分顯示模塊，分別對(duì)這三個(gè)子模塊進(jìn)行獨(dú)立編程設(shè)計(jì)，由于verilog HDL 語(yǔ)言是一種并行運(yùn)行的語(yǔ)言，所以可以在同一個(gè)頻率時(shí)鐘脈沖下進(jìn)行各模塊的編寫，最終在把各個(gè)模塊整合在一起。此次設(shè)計(jì)以FPGA為基礎(chǔ)設(shè)計(jì)數(shù)字搶答器，根據(jù)主要的功能設(shè)計(jì)要求，該設(shè)計(jì)主要包括搶答輸入按鍵、BCD數(shù)碼管顯示、LED倒計(jì)時(shí)和FPGA系統(tǒng)。 主持人在選手搶答之后，作答完成之后，進(jìn)入加減分?jǐn)?shù)環(huán)節(jié)，此時(shí)主持人可以按兩個(gè)按鍵中的一個(gè)，其中一個(gè)按鍵用來(lái)在回答正確之后加分，兩外一個(gè)用來(lái)在回答錯(cuò)誤之后減分，主持人之后可選擇兩個(gè)按鍵之中的一個(gè)來(lái)完成此環(huán)節(jié)。LED倒計(jì)時(shí)模塊蜂鳴器模塊時(shí)鐘信號(hào)、重置信號(hào)搶答開始信號(hào)、各組搶答信號(hào)搶 答 器分?jǐn)?shù)顯示模塊組號(hào)顯示模塊搶答模塊 搶答器功能示意圖搶答器的具體功能如下： 設(shè)置搶答開始開關(guān)按鍵inputEN，此按鍵有主此人操控，在主持人宣布搶答開始后，按下此按鍵，各組方可開始進(jìn)行搶答。：Quartus II設(shè)計(jì)流程第三章 數(shù)字搶答器系統(tǒng)設(shè)計(jì)方案和主要模塊 功能描述及設(shè)計(jì)架構(gòu)本次畢業(yè)設(shè)計(jì)設(shè)計(jì)了一個(gè)基于FPGA芯片的數(shù)字搶答器：本搶答器有九個(gè)輸入端，其中四個(gè)輸入端為四組選手的搶答按鍵，四個(gè)個(gè)分別為主持人加分按鍵、減分按鍵、積分重置按鍵和開始搶答按鍵和一個(gè)時(shí)鐘信號(hào)輸入端。還可以通過(guò)選擇Complier Tool（Tools 菜單），在Complier Tool 窗口中運(yùn)行該模塊來(lái)啟動(dòng)編輯器模塊。Quartus II包括模塊化的編譯器。Quartus II設(shè)計(jì)工具完全支持VHDL、Verylog的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。Quartus II是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界最大可編程邏輯器件供應(yīng)商之一。Verilog HDL 語(yǔ)言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。它是目前應(yīng)用最廣泛的一種硬件語(yǔ)言。最近FPGA的配置方式已經(jīng)多元化！ FPGA主要生產(chǎn)廠商：Altera 　　Xilinx 　　Actel　　Lattice 　　其中Altera和Xilinx主要生產(chǎn)一般用途FPGA，其主要產(chǎn)品采用RAM工藝。此外，針對(duì)不同應(yīng)用而集成的更多數(shù)量的邏輯功能、DSP、嵌入式處理和接口模塊，也讓時(shí)鐘管理和電壓分配問(wèn)題變得更加困難。如何實(shí)現(xiàn)快速的時(shí)序收斂、降低功耗和成本、優(yōu)化時(shí)鐘管理并降低FPGA與PCB并行設(shè)計(jì)的復(fù)雜性等問(wèn)題，一直是采用FPGA的系統(tǒng)設(shè)計(jì)工程師需要考慮的關(guān)鍵問(wèn)題。⑥生成SOF等文件，此文件可以通過(guò)調(diào)試器把它下載到系統(tǒng)中間去。此時(shí)應(yīng)該使用FPGA廠商提供的實(shí)現(xiàn)與布局布線工具，根據(jù)所選芯片的型號(hào)，進(jìn)行芯片內(nèi)部功能單元的實(shí)際連接與映射。從功能上來(lái)了解電路是否能夠達(dá)到預(yù)期要求。因此，F(xiàn)PGA的使用非常靈活。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。 可以說(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以FPGA可以完成所需要的邏輯功能。目前以硬件描述語(yǔ)言（Verilog 或 VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn)單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。搶答器經(jīng)過(guò)發(fā)展從最初的只有幾個(gè)三極管、可控硅、發(fā)光管等組成， 能通過(guò)發(fā)光管的指示辨認(rèn)出選手號(hào)碼；到現(xiàn)在使用高速處理芯片和集成數(shù)字電路；從起初單片機(jī)到現(xiàn)在的ARM和FPGA，技術(shù)手段進(jìn)一步成熟，同時(shí)技術(shù)的發(fā)展也為搶答器增加了很多更加貼近比賽的新功能，如選手號(hào)碼顯示、倒計(jì)時(shí)、選手得分顯示等等。目前對(duì)于搶答器的功能描述，如涵蓋搶答器、選手答題計(jì)時(shí)、限時(shí)搶答以及犯規(guī)組號(hào)搶答器具有搶答自鎖，暫停復(fù)位、電子音樂(lè)報(bào)聲、燈光指示、自動(dòng)定時(shí)等功能，還有工作模式的切換和時(shí)間設(shè)定，對(duì)于這些隨著科學(xué)技術(shù)的發(fā)展，肯定還要得到進(jìn)一步的改進(jìn)。關(guān) 鍵 詞Verilog HDL、四路搶答器、倒計(jì)時(shí)、仿真、顯示Based on FPGA multichannel digital answering device designAuthor: Tutor:AbstractThis paper describes an FPGAbased design of four digital answering device, first allocated function of each module, the design of the main seven modules were Responder module, plus or minus submodule, the countdown module, beep module and a digital display module. The control can be achieved through the host Responder starting group number display, integral reset and start the countdown module。畢 業(yè) 論 文（設(shè) 計(jì)） 2013 屆 通信工程 專業(yè) 班級(jí) 題 目 基于FPGA的多路數(shù)字搶答器的設(shè)計(jì) 姓 名 學(xué)號(hào) 指導(dǎo)教師 職稱 二О一 三 年 五 月 二十五 日內(nèi) 容 摘 要本文主要介紹了以FPGA為基礎(chǔ)的四路數(shù)字搶答器的設(shè)計(jì)，首先對(duì)各模塊的功能進(jìn)行分配，此次設(shè)計(jì)主要有七個(gè)模塊，依次為搶答模塊、加減分模塊、倒計(jì)時(shí)模塊、蜂鳴器模塊和數(shù)字顯示模塊。本次設(shè)計(jì)采用FPGA來(lái)增強(qiáng)時(shí)序的靈活性，由于FPGA的I/O端口資源豐富，可以在此基礎(chǔ)上稍加修改可以增加很多其他功能的搶答器，因此后期可塑性很強(qiáng)，因?yàn)楹诵氖荈PGA芯片，外圍電路比較簡(jiǎn)單，因此便于維護(hù)，并且維護(hù)費(fèi)用低。能夠?qū)崿F(xiàn)多路搶答器功能