【正文】 2 439。hf9。h0: Led3 = 839。hf9。 end end end 重置模塊及數(shù)碼管顯示模塊重置模塊用來對所有的數(shù)據(jù)進行重新設置，一般是一場比賽結束之后進行下一次比賽時方才使用。 //蜂鳴器標志位復位 BuClk=139。d1。由此得到的蜂鳴器模塊代碼如下： //蜂鳴器模塊 //當蜂鳴器標志位置1時 //進入此蜂鳴器處理程序 begin if(BuClk==139。b1。//Led1左移一個單位，實現(xiàn)一秒的倒計時 end end if(Led1==839。d0。b1) begin if(t!=3239。 倒計時模塊 倒計時模塊的主要功能是用來提醒大家趕快進行搶答，當搶答標志位EnFlat為1’b1即開始搶答時，倒計時開始。主要代碼如下：//第一組加減分if(answer ==3’d1) begin begin if(add) score1=score1+1。b1。139。b0) begin //禁止其他選手搶答 EnFlat=139。 //蜂鳴器的控制管腳,低電平為發(fā)聲音 Buzzer=139。 //分數(shù)顯示數(shù)碼管控制端 Led3=839。 //倒計時開始時8個Led燈全亮 Led1=839。此時各組開始進行搶答，無論哪一組先按下按鍵，搶答標志位EnFlat改變變?yōu)?’b0，禁止其他各組再次進行搶答；同時選手標志位進行改變，與改組組號相對應，主要適用于后續(xù)的加減分模塊；顯示組號的數(shù)碼管顯示搶到題目的這一組的組號；改變蜂鳴器的標志位，蜂鳴器發(fā)聲，來告訴大家，此題已經(jīng)有人搶答，大家不要再次搶答了，也告訴主持人可以進行問題的提問，并且可以進行其他的后續(xù)操作。 初始化及搶答模塊本次畢業(yè)設計中初始化模塊主要是為了以后程序的正常運行，在這里進行初始化，給各個后面要用到的寄存器變量賦初值。二、等待四組搶答按鍵狀態(tài)，在此狀態(tài)時，LED倒計時顯示模塊將開始顯示搶答計時，如果在規(guī)定時間內有人最先搶答則直接進入下一個狀態(tài)，而如果無人搶答，計時時間到后也進入下一個狀態(tài)，此狀態(tài)下主持人按除復位鍵以外鍵無效，而按復位鍵則直接返回第一個狀態(tài)，并將積分復位。 搶答器程序流程圖以及各模塊代碼分析 搶答器程序結構及主程序流程圖本次畢業(yè)設計中程序設計采用verilog HDL 語言進行編程，總體編程思路采用模塊化編程方式，主要分為三個模塊，一個主控制及按鍵輸入模塊，一個LED倒計時模塊和蜂鳴器模塊，一個搶答組號及積分顯示模塊，分別對這三個子模塊進行獨立編程設計，由于verilog HDL 語言是一種并行運行的語言，所以可以在同一個頻率時鐘脈沖下進行各模塊的編寫，最終在把各個模塊整合在一起。此次設計以FPGA為基礎設計數(shù)字搶答器，根據(jù)主要的功能設計要求，該設計主要包括搶答輸入按鍵、BCD數(shù)碼管顯示、LED倒計時和FPGA系統(tǒng)。 主持人在選手搶答之后，作答完成之后，進入加減分數(shù)環(huán)節(jié)，此時主持人可以按兩個按鍵中的一個，其中一個按鍵用來在回答正確之后加分，兩外一個用來在回答錯誤之后減分，主持人之后可選擇兩個按鍵之中的一個來完成此環(huán)節(jié)。LED倒計時模塊蜂鳴器模塊時鐘信號、重置信號搶答開始信號、各組搶答信號搶 答 器分數(shù)顯示模塊組號顯示模塊搶答模塊 搶答器功能示意圖搶答器的具體功能如下： 設置搶答開始開關按鍵inputEN，此按鍵有主此人操控，在主持人宣布搶答開始后，按下此按鍵，各組方可開始進行搶答。：Quartus II設計流程第三章 數(shù)字搶答器系統(tǒng)設計方案和主要模塊 功能描述及設計架構本次畢業(yè)設計設計了一個基于FPGA芯片的數(shù)字搶答器：本搶答器有九個輸入端，其中四個輸入端為四組選手的搶答按鍵，四個個分別為主持人加分按鍵、減分按鍵、積分重置按鍵和開始搶答按鍵和一個時鐘信號輸入端。還可以通過選擇Complier Tool（Tools 菜單），在Complier Tool 窗口中運行該模塊來啟動編輯器模塊。Quartus II包括模塊化的編譯器。Quartus II設計工具完全支持VHDL、Verylog的設計流程，其內部嵌有VHDL、Verilog邏輯綜合器。Quartus II是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界最大可編程邏輯器件供應商之一。Verilog HDL 語言具有下述描述能力：設計的行為特性、設計的數(shù)據(jù)流特性、設計的結構組成以及包含響應監(jiān)控和設計驗證方面的時延和波形產(chǎn)生機制。它是目前應用最廣泛的一種硬件語言。最近FPGA的配置方式已經(jīng)多元化！ FPGA主要生產(chǎn)廠商：Altera 　　Xilinx 　　Actel　　Lattice 　　其中Altera和Xilinx主要生產(chǎn)一般用途FPGA，其主要產(chǎn)品采用RAM工藝。此外，針對不同應用而集成的更多數(shù)量的邏輯功能、DSP、嵌入式處理和接口模塊，也讓時鐘管理和電壓分配問題變得更加困難。如何實現(xiàn)快速的時序收斂、降低功耗和成本、優(yōu)化時鐘管理并降低FPGA與PCB并行設計的復雜性等問題，一直是采用FPGA的系統(tǒng)設計工程師需要考慮的關鍵問題。⑥生成SOF等文件，此文件可以通過調試器把它下載到系統(tǒng)中間去。此時應該使用FPGA廠商提供的實現(xiàn)與布局布線工具，根據(jù)所選芯片的型號，進行芯片內部功能單元的實際連接與映射。從功能上來了解電路是否能夠達到預期要求。因此，F(xiàn)PGA的使用非常靈活。掉電后，F(xiàn)PGA恢復成白片，內部邏輯關系消失，因此，F(xiàn)PGA能夠反復使用。 可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。因為這些芯片有比較差的可編輯能力，所以這些設計的開發(fā)是在普通的FPGA上完成的，然后將設計轉移到一個類似于ASIC的芯片上。一個出廠后的成品FPGA的邏輯塊和連接可以按照設計者而改變，所以FPGA可以完成所需要的邏輯功能。目前以硬件描述語言（Verilog 或 VHDL）所完成的電路設計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現(xiàn)代 IC 設計驗證的技術主流。搶答器經(jīng)過發(fā)展從最初的只有幾個三極管、可控硅、發(fā)光管等組成， 能通過發(fā)光管的指示辨認出選手號碼；到現(xiàn)在使用高速處理芯片和集成數(shù)字電路；從起初單片機到現(xiàn)在的ARM和FPGA，技術手段進一步成熟，同時技術的發(fā)展也為搶答器增加了很多更加貼近比賽的新功能，如選手號碼顯示、倒計時、選手得分顯示等等。目前對于搶答器的功能描述，如涵蓋搶答器、選手答題計時、限時搶答以及犯規(guī)組號搶答器具有搶答自鎖，暫停復位、電子音樂報聲、燈光指示、自動定時等功能，還有工作模式的切換和時間設定，對于這些隨著科學技術的發(fā)展，肯定還要得到進一步的改進。關 鍵 詞Verilog HDL、四路搶答器、倒計時、仿真、顯示Based on FPGA multichannel digital answering device designAuthor: Tutor:AbstractThis paper describes an FPGAbased design of four digital answering device, first allocated function of each module, the design of the main seven modules were Responder module, plus or minus submodule, the countdown module, beep module and a digital display module. The control can be achieved through the host Responder starting group number display, integral reset and start the countdown module。畢 業(yè) 論 文（設 計） 2013 屆 通信工程 專業(yè) 班級 題 目 基于FPGA的多路數(shù)字搶答器的設計 姓 名 學號 指導教師 職稱 二О一 三 年 五 月 二十五 日內 容 摘 要本文主要介紹了以FPGA為基礎的四路數(shù)字搶答器的設計，首先對各模塊的功能進行分配，此次設計主要有七個模塊，依次為搶答模塊、加減分模塊、倒計時模塊、蜂鳴器模塊和數(shù)字顯示模塊。本次設計采用FPGA來增強時序的靈活性，由于FPGA的I/O端口資源豐富，可以在此基礎上稍加修改可以增加很多其他功能的搶答器，因此后期可塑性很強，因為核心是FPGA芯片，外圍電路比較簡單，因此便于維護，并且維護費用低。能夠實現(xiàn)多路搶答器功能