【正文】 別的建模，具體而言，有三種描述形式：如果從電路結(jié)構(gòu)的角度來(lái)描述電路模塊，則稱為結(jié)構(gòu)描述形式；如果對(duì)線型變量進(jìn)行操作，就是數(shù)據(jù)流描述形式；如果只從功能和行為的角度來(lái)描述一個(gè)實(shí)際電路，就成為行為級(jí)描述形式。一個(gè)模塊的基本架構(gòu)如下：module module_name(port_list) //聲明變量和信號(hào) reg //寄存器 wire //線網(wǎng) parameter //參數(shù) input //輸入信號(hào) output //輸出信號(hào) inout //輸入/輸出信號(hào) function //函數(shù) task //任務(wù) …… //Statements initial assignment always assignment module assignment gate assignment UDP assignment coninous assignmentendmodule說(shuō)明部分用于定義不同的項(xiàng)，比如模塊描述中使用的寄存器和參數(shù)。傳統(tǒng)觀點(diǎn)認(rèn)為Verilog HDL在系統(tǒng)抽象方面較弱，不太適合特大型的系統(tǒng)，但經(jīng)過(guò)Verilog 2001標(biāo)準(zhǔn)的補(bǔ)充之后，系統(tǒng)級(jí)表述性能和可綜合性能有了大幅度提高。Verilog HDL和VHDL的相同點(diǎn)在于：都能形式化地抽象表示電路的行為和結(jié)構(gòu)；支持邏輯設(shè)計(jì)中層次與范圍的描述；可以簡(jiǎn)化電路行為的描述；具有電路仿真和驗(yàn)證機(jī)制；支持電路描述由高層到底層的綜合轉(zhuǎn)換；與實(shí)現(xiàn)工藝無(wú)關(guān)；偏于管理方面和設(shè)計(jì)重用。這意味著利用Verilog語(yǔ)言所提供的功能，就可以構(gòu)造一個(gè)模塊間的清晰結(jié)構(gòu)來(lái)描述復(fù)雜的大型設(shè)計(jì)，并對(duì)所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的設(shè)計(jì)。因此HDL語(yǔ)言不僅可以描述硬件電路的功能，還可以描述電路的時(shí)序。這和一般高級(jí)設(shè)計(jì)語(yǔ)言串行執(zhí)行的特征是不同的。通過(guò)使用結(jié)構(gòu)級(jí)行為描述，可以在不同的抽象層次描述設(shè)計(jì)。目前，這種自頂向下的方法已被廣泛使用。其中，HDL以文本形式來(lái)描述數(shù)字系統(tǒng)硬件結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。Route)3個(gè)步驟。實(shí)現(xiàn)工具包含的工具比較多，面也比較廣。業(yè)內(nèi)主流的仿真工具是ModelSim，此外還有一些小工具與仿真相關(guān)，如測(cè)試激勵(lì)生成器。所謂IP核，是指已經(jīng)設(shè)計(jì)好并受知識(shí)產(chǎn)權(quán)保護(hù)的標(biāo)準(zhǔn)單元模塊。ISE內(nèi)嵌的狀態(tài)機(jī)設(shè)計(jì)器StateCAD能根據(jù)狀態(tài)轉(zhuǎn)移圖自動(dòng)生成相應(yīng)的HDL代碼和測(cè)試激勵(lì)代碼，驗(yàn)證所設(shè)計(jì)的寄存器傳輸級(jí)(RTL)模型，優(yōu)化和分析設(shè)計(jì)結(jié)果。代碼編輯器：ISE內(nèi)嵌的代碼文本編輯器可以完成設(shè)計(jì)電路的HDL語(yǔ)言輸入，能根據(jù)語(yǔ)法色彩顯示關(guān)鍵字，支持Verilog HDL、VHDL等硬件描述語(yǔ)言。常用的集成開(kāi)發(fā)環(huán)境有Xilinx公司的Foundation Series ISE軟件，簡(jiǎn)稱ISE，可用于Xilinx公司所有FPGA/CPLD芯片的開(kāi)發(fā)；Altera公司的Maxplus II和Quartus II軟件，前者主要用于Altera公司CPLD和低端FPGA芯片的開(kāi)發(fā)，后者是Altera公司目前力推的開(kāi)發(fā)環(huán)境，可用于所有Altera芯片的開(kāi)發(fā)；Lattice公司的Isplever軟件。集成開(kāi)發(fā)環(huán)境是由芯片生產(chǎn)商提供的，不僅可以完成所有的設(shè)計(jì)輸入(原理圖或HDL)、仿真、綜合、布線、下載等工作，還內(nèi)嵌了豐富的開(kāi)發(fā)工具包，給用戶帶來(lái)極大的方便。因此，F(xiàn)PGA的使用非常靈活。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。 　 可以說(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 　　2)FPGA可做其它全定制或半定制ASIC電路的中試樣片。一些FPGA可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運(yùn)行。而FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。 CPLD和FPGA的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。另外一種方法是用CPLD(復(fù)雜可編程邏輯器件備)。FPGA一般來(lái)說(shuō)比ASIC(專(zhuān)用集成芯片)的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。它是作為專(zhuān)用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。 FPGA簡(jiǎn)介隨著現(xiàn)代微電子技術(shù)和工藝的發(fā)展，數(shù)字集成電路從電子管、晶體管、中小規(guī)模集成電路逐步發(fā)展到今天的超大規(guī)模集成電路(VLSI)、專(zhuān)用集成電路(ASIC)。 等人在工程實(shí)踐中發(fā)現(xiàn)了Thrbo碼，糾錯(cuò)碼的設(shè)計(jì)才真正應(yīng)用了隨機(jī)化的編、譯碼思想，從而獲得了接近shannon極限的性能。實(shí)際上，Shannon信息論的第一項(xiàng)隨機(jī)化思想，才是Shannon信息論的精華，它在長(zhǎng)信道編碼中體現(xiàn)為所有碼字間的碼距盡可能的接近平均碼距。而Viterbi提出的最大后驗(yàn)概率譯碼算法是目前真正能達(dá)到最佳譯碼性能的算法，它在信源等概率的條件下等效于最大似然譯碼算法。1966年，F(xiàn)orney首先提出了由兩個(gè)確定的短碼來(lái)構(gòu)造長(zhǎng)碼的串行級(jí)聯(lián)結(jié)構(gòu)，實(shí)現(xiàn)了質(zhì)量好的長(zhǎng)碼和譯碼復(fù)雜度的良好結(jié)合，并采用準(zhǔn)最佳的廣義最小距離譯碼推到了級(jí)聯(lián)碼的性能界限。同年，Reed和Solomon發(fā)現(xiàn)了BCH在基于素?cái)?shù)的有限域中的一個(gè)子類(lèi)RS碼的構(gòu)造方法，從來(lái)將分組碼的理論推到了一個(gè)高峰。1950年，漢明碼由漢明提出，它是可以糾正一個(gè)錯(cuò)誤的完備碼。對(duì)于隨機(jī)碼的最大似然譯碼，其譯碼算法復(fù)雜度與所傳輸?shù)拇a字長(zhǎng)度和碼率呈指數(shù)關(guān)系，可見(jiàn)隨機(jī)碼是不實(shí)用的。對(duì)于離散信道，Shannon編碼定理告訴我們：任意給定平穩(wěn)離散無(wú)記憶信道，都存在信道容量C，當(dāng)信息傳輸速率RC時(shí)，存在信道編碼方式，當(dāng)該編碼長(zhǎng)度足夠大時(shí)，譯碼出錯(cuò)概率P→0；反之，RC時(shí)，任何編碼方式都不能使P→。具有自動(dòng)糾正差錯(cuò)功能的糾錯(cuò)碼，如循環(huán)碼中的BCH碼、RS碼以及卷積碼、級(jí)聯(lián)碼、Turbo碼；從原理上看，增加人為多余度的規(guī)則和方法是多種多樣的，可劃分為兩大類(lèi)型：如果規(guī)則是線性的，即碼元之間的關(guān)系是線性關(guān)系，則稱這類(lèi)信道編碼為線性碼，否則稱為非線性碼。所謂信道編碼，就是按一定得規(guī)律在待發(fā)送的信息碼中加入一些人為多作的碼元，以保證傳輸過(guò)程的可靠性。而降低誤碼率以滿足系統(tǒng)的要求通常有兩種途徑：一是降低信道(包括調(diào)制解調(diào)器、傳輸媒介)本身所引起的誤碼率；二是采用信道編碼，在數(shù)字通信系統(tǒng)中增加差錯(cuò)控制設(shè)備。在二進(jìn)制傳輸系統(tǒng)中，碼元差錯(cuò)率就是比特差錯(cuò)率。對(duì)于M進(jìn)制來(lái)說(shuō)，每一碼元的信息含量為logM比特，因此，如果碼元傳輸速率為rs波特，則相應(yīng)的比特傳輸速率rb為rb=rslogM。碼元傳輸速率又稱調(diào)制速率。由此可見(jiàn)，信道編碼技術(shù)在數(shù)字通信中有著舉足輕重的作用，不可忽視，而一種優(yōu)秀的編碼技術(shù)往往可以帶來(lái)通信技術(shù)的變革。信道譯碼器對(duì)傳輸信息進(jìn)行估計(jì)和判決，估計(jì)準(zhǔn)則是跟據(jù)編碼準(zhǔn)則和信道特性而定的，目的是使信道噪聲所造成的信號(hào)判決錯(cuò)誤最小化。無(wú)論是那種傳輸媒體，都會(huì)引入一定的傳輸噪聲。比特形式的信息不適合在物理信道上傳輸，因此需要利用數(shù)字調(diào)制器將這些編碼信息比特轉(zhuǎn)換成適合于在信道上傳輸?shù)倪B續(xù)波形信號(hào)。信道編碼器的作用就是在信息序列中人為地增加一些冗余度，使其具有自動(dòng)檢錯(cuò)或者糾錯(cuò)能力。進(jìn)入信源編碼器的信源可以是模擬信號(hào)也可以是數(shù)字信號(hào)。由于時(shí)間和本人水平有限，本論文僅對(duì)線性分組碼的一種RS碼和現(xiàn)有信道編碼方案中最好的Turbo碼編碼器進(jìn)行功能性驗(yàn)證。為了進(jìn)一步提高碼字的糾錯(cuò)性能和寬帶效率，又相繼提出了級(jí)聯(lián)碼及格形編碼調(diào)制(TCM)等方法。本論文分為六部分：第一章 主要介紹信道編碼背景，設(shè)計(jì)實(shí)現(xiàn)和文章概要；第二章 介紹了數(shù)字通信系統(tǒng)和信道編碼理論及其發(fā)展，簡(jiǎn)要介紹了FPGA和仿真軟件及其語(yǔ)言；第三章 研究線性分組碼編碼理論和設(shè)計(jì)思想，并進(jìn)行MATLAB和基于FPGA的仿真實(shí)現(xiàn)。并且FPGA在設(shè)計(jì)階段，完全由用戶通過(guò)軟件進(jìn)行配置和編程，不需額外地改變PCB電路板，只是在計(jì)算機(jī)上修改和更新程序，使得硬件設(shè)計(jì)工作成為軟件開(kāi)發(fā)工作，縮短了系統(tǒng)設(shè)計(jì)周期，提高了實(shí)現(xiàn)的靈活性并降低了設(shè)計(jì)過(guò)程中的成本。發(fā)展迅速，應(yīng)用越來(lái)越廣泛，在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域都有涉及?？梢哉f(shuō)，現(xiàn)代信息社會(huì)是離不開(kāi)信道編碼技術(shù)的，而信道編碼技術(shù)的好壞決定著這個(gè)社會(huì)文明的進(jìn)步速度。但是由于通信信道固有的噪聲和衰落特性，信號(hào)在經(jīng)過(guò)信道傳輸?shù)竭_(dá)通信接收端的過(guò)程中不可避免會(huì)受到干擾而出現(xiàn)信號(hào)失真。FPGA design use the same design idea.KEY WORDS：Linear block codes, Turbo codes, RS codes, FPGA, MATLAB目 錄第一章 緒論 7 7 FPGA與信道編碼 8 8第二章 信道編碼簡(jiǎn)介 10 10 10 12 13 FPGA簡(jiǎn)介 15 FPGA工具簡(jiǎn)介 18 FPGA語(yǔ)言(Verilog HDL)簡(jiǎn)介 19第三章 線性分組碼編碼原理和仿真實(shí)現(xiàn) 23 23 漢明碼 23 循環(huán)碼 24 BCH碼 25 線性分組碼編碼原理 25 線性分組碼的MATLAB實(shí)現(xiàn) 27 線性分組碼的FPGA實(shí)現(xiàn) 28 31第四章 TURBO碼編碼原理和仿真實(shí)現(xiàn) 32 Turbo特點(diǎn)和發(fā)展現(xiàn)狀 32 Turbo碼編碼原理 33 Turbo碼的編碼結(jié)構(gòu) 33 RSC遞歸系統(tǒng)卷積碼 35 Turbo碼的交織器 36 Turbo碼的截余模塊 37 Turbo碼譯碼原理 38 Turbo碼的譯碼結(jié)構(gòu) 38 MAP算法以及LogMAP算法、MaxLogMAP算法 39 Turbo碼編碼的MATLAB實(shí)現(xiàn) 41 42 44第五章 RS碼編碼原理和仿真實(shí)現(xiàn) 45 RS碼特點(diǎn) 45 RS碼編碼算法 46 RS碼編碼器 47 基于乘法形式的RS編碼器 47．基于除法形式的RS編碼器 47 RS碼譯碼算法 49 RS碼編碼的MATLAB實(shí)現(xiàn) 50 RS碼編碼的FPGA實(shí)現(xiàn) 52 結(jié)論分析 54第六章 全文總結(jié) 55參考文獻(xiàn) 56致 謝 57畢業(yè)設(shè)計(jì)小結(jié) 58第一章 緒論信息時(shí)代的來(lái)臨使得高效可靠的數(shù)據(jù)傳輸成為一個(gè)重要課題。選取三種典型編碼方式：線性分組碼、Turbo碼和RS碼分別進(jìn)行Quartus II平臺(tái)的仿真實(shí)現(xiàn)，為了檢驗(yàn)仿真的正確性，在另一種仿真環(huán)境MATLAB下進(jìn)行驗(yàn)證。(3)分別利用MATLAB和Quartus II對(duì)同一隨機(jī)產(chǎn)生的數(shù)據(jù)序列進(jìn)行RS(10,8)碼編碼，并使得編碼結(jié)果一致。(3)掌握Turbo碼編碼原理，并基于MATLAB和FPGA進(jìn)行實(shí)現(xiàn)。(2)掌握線性分組碼編碼原理，并基于MATLAB和FPGA進(jìn)行實(shí)現(xiàn)。(2)分別利用MATLAB和Quartus II對(duì)同一組隨機(jī)產(chǎn)生的數(shù)據(jù)序列進(jìn)行Turbo碼編碼，并使得編碼結(jié)果一致。本文是基于FPGA的信道編碼實(shí)現(xiàn)。 analysis of a general coding principles and processes, focusing on linear block codes, Turbo codes and RS coding principle and the detailed design of the encoder.This article is based on FPGA implementation of channel coding. Select the encoding of three typical ways: linear block codes, Turbo codes and RS codes and Simulate on Quartus II platform separately, to test the accuracy of simulation, verify under another simulation environment MATLAB. And to make MATLABamp。3G移動(dòng)通信系統(tǒng)所提供的業(yè)務(wù)種類(lèi)的多樣性、靈活性，對(duì)差錯(cuò)控制編譯碼提出更高的要求。最早的糾錯(cuò)控制碼主要用于深空通信和衛(wèi)星通信，隨著數(shù)字蜂窩電話、數(shù)字電視以及高分辨率數(shù)字存儲(chǔ)設(shè)備的出現(xiàn)，信道編碼技術(shù)的應(yīng)用已經(jīng)不僅僅局限于科研和軍事領(lǐng)域，而是逐漸在各種實(shí)現(xiàn)信息交流和存儲(chǔ)的設(shè)備中得到成功應(yīng)用，與我們的生活聯(lián)系更加密切。FPGA (Field Programmable Gate Array)，即現(xiàn)場(chǎng)可編程門(mén)陣列作為專(zhuān)用集成電路(ASIC)領(lǐng)域中的一種半定制電路，解決了定制電路的不足和原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。FPGA的集成度很高，其器件密度從數(shù)萬(wàn)門(mén)到數(shù)千萬(wàn)門(mén)不等，可以完成及其復(fù)雜的時(shí)序與邏輯組合邏輯電路功能，適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計(jì)領(lǐng)域，用于信道編碼器的制作具有很大優(yōu)勢(shì)，并且FPGA發(fā)展趨勢(shì)是朝著大容量、低電壓、低功耗方向，對(duì)于靈巧便攜的移動(dòng)通信系統(tǒng)更是必不可少。最后分別對(duì)三種編碼方式的仿真結(jié)果進(jìn)行評(píng)估和對(duì)比。信道編碼的主要目的是消除或降低信息傳輸錯(cuò)誤概率，從其發(fā)展歷程來(lái)看，主要可以分為分組碼和卷積碼兩類(lèi)。雖然性能良好的碼層出不窮，但都是在分組碼和卷積碼的基礎(chǔ)之上構(gòu)建而成的。