【正文】 的層次結構，顯示I/O與外設模塊連接情況，幫助用戶在圖形界面下對設計的布局進行調整與約束。十分方便。ISE自動創(chuàng)建一個空的用戶約束文件。(1) 當工程實現(xiàn)完成后單擊新建資源快捷按鈕，彈出新建資源對話框，選擇新建資源類型為“Implementation Constraints File”，新建文件名為“top”，并直接加入到工程中。Route)等3個步驟。 模塊內部邏輯結構 綜合后再進行仿真在功能仿真時是對設計輸入的功能進行仿真，考慮的是理想化的情況，沒有門延遲，沒有布線延遲。完成XST綜合后，展開當前資源操作窗的綜合步驟，雙擊“View Synthesis Report”圖標觀察綜合報告。 選擇XST設計流程在工程資源窗(Sources in Project)選中頂層文件，然后在當前資源操作窗(Processes for Current Source)選中綜合步驟(Synthesize)，右鍵選中“Properties”，編輯操作步驟屬性。－XST項，其包含了3個子項，意義分別為：查看綜合報告、查看綜合器件的RTL級原理圖和檢查語法。如圖323所示。如圖322所示。下面各圖是各個功能模塊的行為級仿真波形：cvhdb3模塊是插入V碼過程，對消息代碼里的連零串進行檢測，一旦出現(xiàn)4個連零串的時候，就把第4個“O”替換成破壞符V，其他情況下消息代碼原樣輸出。如果原理圖有錯，檢錯對話框內將羅列所有錯誤。～，完成其余各部分設計，單擊按鈕保存設計。 設置輸入管腳 在設置選項卡選擇添加輸出管腳（Add an output marker），與添加輸入管腳的方法相同，添加輸出管腳。如果單擊網線名稱欄旁邊的按鈕，網線名稱序號自動加1或者減1. 按同樣的方法為其他網線添加名稱。添加網線名稱有兩個途徑：一是增強了原理圖的可讀性，在綜合與實現(xiàn)時也易于查看某條網線的延時與布線情況；另外，ECS如大多數原理圖編輯工具一樣，默認同名網線就是一條線。 選擇并放置用戶自建器件符號 添加連線單擊繪圖工具欄中的按鈕，選擇智能連線方式，當鼠標指針移動到原理圖可畫線區(qū)域時，鼠標自動變?yōu)椤?”形狀。 使用測試激勵波形啟動仿真(6) 右鍵“Simulate Behavioral Model”，選擇“Rerun All”，對設計進行仿真。 測試激勵波形編輯窗(3) 完成激勵信號波形輸入后單擊工具欄中的按鈕，保存設計。工具欄包含了HDL Bencher中常用命令的快捷按鈕。 時間設置窗(1) 如果整個設計都是同步時序設計，那么單擊按鈕，完成時間設置，進入HDL Bencher測試波形編輯窗口。時鐘周期需要設置的參數有：觸發(fā)沿（上升沿觸發(fā)、下降沿觸發(fā)、兩個沿都觸發(fā)），時鐘高、低電平保持時間，輸入建立時間，輸出有效時間，時鐘偏移等。 選擇被測模塊(3) 單擊按鈕，進入新建資源信息對話框。 生成符號用上述同樣的方法進行cbhdb3（插入B碼模塊）、d_chdb3（單雙極性變換模塊）、fenpin（分頻模塊）、test1（激勵源模塊）四個模塊的編寫并且生成模塊器件符號，方便頂層模塊的設計。 源代碼檢錯功能仿真功能仿真也被稱為前仿真，它的主要目的是驗證設計的邏輯功能是否正確，功能仿真不包含任何門延遲和路徑延遲信息，是獨立于器件信息之外的仿真。 編輯模塊的輸入、輸出信號屬性(2) 單擊按鈕，單擊按鈕確認新建源代碼模塊。 HDL源代碼設計輸入【1617】 本次設計使用的是源代碼輸入，主要分為：新建HDL源代碼資源；設計源代碼輔助模板；利用語言模板輔助設計源代碼；源代碼檢錯等步驟。 模塊設計輸入【1315】【18】 使用Project Navigator創(chuàng)建并管理工程 雙擊桌面上ISE Project Navigator的快捷圖標啟動ISE。ISE秉承了Xillnx設計軟件的強大輔助功能。ISE界面風格簡潔流暢，易學易用。這一技術專門為解決設計人員所面臨的時序收斂和生產力這兩大艱巨挑戰(zhàn)而開發(fā)。消息碼：1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 插V變換：01 00 00 00 11 01 00 00 00 11 01 01 00 00 00 11 00 00 00 11 01 插B變換：01 00 00 00 11 01 00 00 00 11 01 01 10 00 00 11 10 00 00 11 01 單雙極性變換：10 00 00 00 10 01 00 00 00 01 10 01 10 00 00 10 01 00 00 01 10第三章 基于ISE的設計輸入與行為級功能仿真 Xilinx ISE 簡介【12】 Xilinx 作為當今世界上最大的FPGA/CPLD生產商之一，長期以來一直推動著FPGA/CPLD技術的發(fā)展。在單雙極性變換中用“01”表示“1”電平，用“10”表示“+1”電平，用“00”表示“0”電平。具體操作是設置一個標志位flag，通過檢測判斷標志位的狀態(tài)來確定是否進行單雙極性變換，標志位要交替變換以實現(xiàn)“l(fā)”和“B”正負交替，V碼的極性也根據標志位變換。采用4位移位寄存器是根據HDB3編碼規(guī)則的特點確定，經插V后，連零串中的第4個“0”變成V碼，代碼中連零個數最多是3個，而插入B碼操作是把在后一個V碼之前的第1個非零碼之后的“O”變換成B碼，這個長度不超過3個“0”，因此只需4位寄存器就可通過判斷現(xiàn)在的輸入狀態(tài)來決定是否應插入B碼。輸入的代碼經插V操作后全部轉換成雙相碼，即“0”變換成“00”，“1”變換成“01”，V變換成“l(fā)l”。 HDB3編碼過程示意圖 插入V碼過程根據編碼規(guī)則和利用FPGA實現(xiàn)的特點，編碼過程為：首先插入V碼，然后插入B碼，最后是單雙極性變換?？梢酝ㄟ^插入額外數據比特提高數據速率【9】。此外，常用的NRZ碼不適合在高速長距離數據通信的信道中傳輸，因而選用了HDB3碼。必須在接受端從相應的基帶信息中加以提取，因而傳輸碼型應利于收端定時時鐘的提取，滿足接受端再生原始信息時的需要。因此，對于一般信道高頻和低頻部分均是受限制的。而在一般的數字通信系統(tǒng)中首先將消息變換為數字基帶信號，稱為信源編碼[68]，經過調制后進行傳輸，在接收端解調后恢復出基帶信號，在進行解碼轉換為原始消息。由于mn，新碼組可能有2n種組合，故多出(2n2m)種組合。塊編碼為了提高線路編碼性能，需要某種冗余來確保碼型的同步和檢錯能力。其編碼規(guī)則是：“1”碼交替用“11”和“00”兩位碼表示；“0”碼固定地用“01”表示。“0”碼有兩種情況：單個“0”時，在碼元持續(xù)時間內不出現(xiàn)電平躍變，且與相鄰碼元的邊界處也不躍變，連“0”時，在兩個“0”碼的邊界處出現(xiàn)電平躍變，“00”與“11”交替。有跳變則表示二進制“1”，無跳變則表示二進制“0”。 雙相碼適用于數據終端設備近距離上傳輸，局域網常采用該碼作為傳輸碼型。編碼規(guī)則之一是：“0”碼用“01”兩位碼表示，“1”碼用“10”兩位碼表示。因此，HDB3碼是目前應用最為廣泛的碼型。HDB3碼HDB3碼的全稱是三階高密度雙極性碼。AMI碼的優(yōu)點是,沒有直流成分，且高、低頻分量少，能量集中在頻率為1/2碼速處；編碼電路簡單，且可利用傳號極性交替這一規(guī)律觀察誤碼情況；如果它是AMIRZ波形，接收后只要全波整流，就可變?yōu)閱螛O性RZ波形，從中可以提取定時分量。 傳輸碼的碼型選擇原則 傳輸碼（或稱線路碼）的結構將取決于實際信道特性和系統(tǒng)工作的條件。又如，當消息代碼中包含長串的 “1”或“0”符號時，非歸零波形呈現(xiàn)出連續(xù)的固定電平，因而無法獲得定時信息。結合可編程器件集成度高，速度快，功耗低的特點，選用ALTERA公司的Cyclone系列FPGA芯片EP1C3T100進行HDB3編碼電路實現(xiàn)。應用FPGA/CPLD設計DSP系統(tǒng)可以減少系統(tǒng)體積，提高系統(tǒng)的工作速度。所以現(xiàn)在無論是民用的移動電話、程控交換機、集群電臺、廣播發(fā)射機和調制解調器，還是軍用的雷達設備、圖像處理設計、遙控遙測設備、加密通信機都已廣泛地使用大規(guī)?？删幊踢壿嬈骷?在電子技術領域中的應用在微機系統(tǒng)中的應用 FPGA/CPLD可以取代現(xiàn)有的全部微機接口芯片，實現(xiàn)微機系統(tǒng)中的地址譯碼、總線控制、中斷及DMA控制、DRAM管理和I /O接口電路等功能。但隨著密度的不斷提高，芯片則受到引腳的限制，片上芯片雖然很多，但接入內核的引腳數目卻是有限的。 PLD在ASIC上的應用在ASIC設計方法中，通常采用全定制和半定制電路設計方法，設計完成后，如果不能滿足要求，就得重新設計在進行驗證。 功能齊全、編程靈活的可編程邏輯器件：80年代中期，Altera公司和X ilin公司同期推出了CPLD（復雜可編程邏輯器件 Complex Programmable Logic Dvice）和FPGA（現(xiàn)場可編程門陣列 Field Programmable Gates Array）,它們都具有體系結構和邏輯單元靈活、集成度高以及適用范圍寬等特點，可以實現(xiàn)見大規(guī)模的電路。PLD有基本邏輯門電路、觸發(fā)器以及內部鏈接電路構成，利用軟件和硬件（編程器）可已對其進行編程，從而實現(xiàn)特定的邏輯功能。可以由電路設計者根據設計要求，借助于FPGA開發(fā)工具對其編程，以實現(xiàn)各種數字電路邏輯功能，確定邏輯功能的邏輯器件利用FPGA內部的邏輯結構，可以實現(xiàn)任何復雜的組合邏輯電路和時序電路，是實現(xiàn)數字電路的理想器件，在通信、數據處理、網絡、儀器、工業(yè)控制、軍事和航空航天等眾多領域得到了廣泛應用。用FPGA實現(xiàn)的HDB3碼編碼器，可充分利用FPGA片內資源，是數據傳輸，編碼解碼及多路復用集中于單一芯片，有利于提高系統(tǒng)的經濟性和可靠性，具有一定的應用價值。系統(tǒng)設計師們更愿意自己設計專用的ASIC（專用集成電路Application Specific Integrated Circuit）芯片，而且希望ASIC的設計周期盡可能短，最好是在實驗室里就能設計出合適的ASIC芯片，并且立即投入實際的應用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件（FPLD）,其中應用最廣泛的當屬現(xiàn)場可編程門陣列（FPGA）和復雜可編程邏輯器件（CPLD）。 HDB3。關鍵詞：數字基帶信號；HDB3 ； FPGA ；HDB3 Encoder FPGA Implementation AbstractDigital baseband signals There are two main requirements, the first is the code39。HDB3(三階高密度雙極性碼)因其具有無直流分量、較少低頻分量和連零位數目最多不超過三個,以及便于提取定時信息和具有檢錯能力等特點，所以選擇了 HDB3碼 。作者簽名： 日期： 年 月 日學位論文版權使用授權書本學位論文作者完全了解學校有關保留、使用學位論文的規(guī)定，同意學校保留并向國家有關部門或機構送交論文的復印件和電子版，允許論文被查閱和借閱。作者簽名：　　 　 　　 日　 期：　　 　 　　 學位論文原創(chuàng)性聲明本人鄭重聲明：所呈交的論文是本人在導師的指導下獨立進行研究所取得的研究成果。內蒙古科技大學畢業(yè)說明書（畢業(yè)論文）內蒙古科技大學本科生畢業(yè)設計說明書（畢業(yè)論文）題 目：HDB3編碼器的FPGA實現(xiàn)63 畢業(yè)設計（論文）原創(chuàng)性聲明和使用授權說明原創(chuàng)性聲明本人鄭重承諾：所呈交的畢業(yè)設計（論文），是我個人在指導教師的指導下進行的研究工作及取得的成果。作 者 簽 名：　　 　 　　日　 期：　　 　 　　 指導教師簽名：　　 　 　　 日　　期：　　 　 　　 使用授權說明本人完全了解 大學關于收集、保存、使用畢業(yè)設計（論文）的規(guī)定，即：按照學校要求提交畢業(yè)設計（論文）的印刷本和電子版本；學校有權保存畢業(yè)設計（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務；學?？梢圆捎糜坝　⒖s印、數字化或其它復制手段保存論文；在不以贏利為目的前提下，學?？梢怨颊撐牡牟糠只蛉績热荨１救送耆庾R到本聲明的法律后果由本人承擔。作者簽名： 日期： 年 月 日導師簽名： 日期： 年 月 日HDB3編碼器的FPGA實現(xiàn)摘 要 數字基帶信號的要求主要有兩點，第一是對各代碼的要求，期望將原始信息符號編制成適合于傳輸用的碼型；第二是對所選的碼型的波形的要求，期望波形適宜于在信道中傳輸。該方法可滿足實際的通信系統(tǒng)傳輸要求，具有實際應用價值。s Spartan3 series FPGA(Field Programmable Gate Array) Spartan3E chip for HDB3 codec circuit implementation. Through simulation, observation points in the simulation of the circuit output waveform and the theor