【正文】 end if。 if((s1=0101) and (s0=1001)) then s1=0000 。 elsif rising_edge (f1) then if s0=1001then s0=0000。 begin p1: process(f1,clr) begin if(clr=39。 end watch。 m_add: in std_logic。 use 。作為他們的孩子，我秉承了他們樸實、堅韌的性格，也因此我有足夠的信心和能力戰(zhàn)勝前進路上的艱難險阻；也因為他們的日夜辛勞，我才有機會如愿完成自己的大學(xué)學(xué)業(yè)，進而取得進一步發(fā)展的機會。在這次做課程設(shè)計時，XX老師和XX老師給與了此課程設(shè)計的指導(dǎo)工作，并且提出我課程設(shè)計當(dāng)中的錯誤，使我受益匪淺。 大學(xué)生活一晃而過，回首走過的歲月，心中倍感充實，當(dāng)我寫完這篇課程設(shè)計的時候，有一種如釋重負的感覺，感慨良多。行駛21公里，等待3分鐘時，金額為28元，證明本設(shè)計是正確的。仿真結(jié)果為行駛39公里，等待6分鐘，總費用50元?！∶敕诸l模塊程序仿真圖●、。 程序仿真圖出租車計價器VHDL程序仿真圖。這樣計價編程時只要在路程和等待時間上減掉一個固定值即可，下面是計價部分的程序流程框圖。計時模塊： 等待計時模塊端口信號計時顯示兩位分辯率為一分鐘，最大計時量為99分鐘，f1為秒信號，因此在編程時可以設(shè)置一個中間計數(shù)變量w，當(dāng)其計數(shù)達到60秒時，等待時間的低位加一，并把這一變量清0，分鐘的高低位以計數(shù)達到9判斷進位。 控制模塊工作流程圖當(dāng)開始鍵start按下后，啟動計價器，stopwait為中途等待信號，當(dāng)有等待信號時，控制器啟動等待計時模塊，開始計等待時間，當(dāng)stopwait為0，而有公里脈沖時，計價器則開始計程。當(dāng)判斷到有等待信號時，開始途中等待計價模式，開始等待時間計時。整個計費過程可以歸總到一個流程圖中，設(shè)定K0為計價器啟動start鍵。小時位在累加到12時則清0，在累加時同時還要判斷調(diào)節(jié)信號（h_add、m_add）是否為0，不為0時則為電子鐘調(diào)節(jié)，調(diào)節(jié)信號每來一個上升沿，對應(yīng)的分或小時加1。scanclk信號為LED數(shù)碼管的動態(tài)掃描信號。h_add信號有效時，小時數(shù)字加1。 電子鐘程序設(shè)計?？刂颇K是系統(tǒng)的核心部分，對計價器的狀態(tài)進行控制?！裨O(shè)計動態(tài)掃描顯示電路，顯示出租車費、等待時間、行駛路程。 計價系統(tǒng)功能框圖電子鐘實現(xiàn)功能及要求：●在LED數(shù)碼管上顯示時、分、秒；●設(shè)置清零按鍵clr，Clr信號有效時，使小時為1和分鐘為1；●設(shè)置小時調(diào)整按鍵，使小時加1，設(shè)置分鐘調(diào)整按鍵，使分鐘加1計價器實現(xiàn)功能及要求：●實現(xiàn)預(yù)置功能，能預(yù)置起步費，且累計等待時間2分鐘內(nèi)，起步費3元；●實現(xiàn)計價、計時、計程功能：●計價部分為：起步費6元，累計等待時間2分鐘內(nèi)不計費。電子鐘程序的設(shè)計要有時分秒的計量及顯示，并且要有調(diào)節(jié)時間的功能。該系統(tǒng)提供一個非常友好的用戶界面，具有很強的開發(fā)和設(shè)計功能?！裼捎赩HDL具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設(shè)計，在不改變源程序的條件下，只需改變類屬參量或函數(shù)，就能輕易地改變設(shè)計的規(guī)模和結(jié)?！馰HDL語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。 VHDL語言的優(yōu)點VHDL語言主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。 VHDL語言簡介　　當(dāng)前，在國內(nèi)外應(yīng)用的硬件描述語言有許多種，VHDL語言是應(yīng)用最廣泛的硬件描述語言之一。而 CPLD是邏輯塊級編程 ,且其邏輯塊互連是集總式的。可編程 I/ O單元 。CPLD又可分為在編程器上編程和在系統(tǒng)編程 (ISP) CPLD兩種。與FPGA相比，CPLD不采用分段互連方式，因而具有較大的時間可預(yù)測性，產(chǎn)品可以給出引腿到引腿的最大延遲時間；此外，CPLD具有很寬的輸入結(jié)構(gòu)，適合于實現(xiàn)高級的有限狀態(tài)機；具有ISP性能的CPLD，可以直接在系統(tǒng)內(nèi)對其進行編程，因而類似于具有ISP性能的SRAM查找表類型的FPGA。一般互連矩陣有兩種形式：基于陣列的互連和基于多路開關(guān)的互連。其與陣列比PAL大得多，但并非靠簡單的增大陣列的輸入、輸出端口達到。與以往的PLA、PAL、GAL等相比較，F(xiàn)PGA/CPLD的規(guī)模比較大，它可以替代幾十甚至幾千塊通用IC芯片。系統(tǒng)的仿真器具有很強靈活性，可以控制對單器件或多器件的仿真。由美國國防部提出的VHDL（Very High Speed Integrated Circuit Hardware Description Language）即超高速集成電路硬件描述語言，是為了要解決項目間的信息交換困難和設(shè)計維護困難，同時也為解決當(dāng)時的超高速集成電路（VHSIC，Very High Speed Integrated Circuit）計劃而提出的一種硬件描述語言，采用高層次的、自頂向下的設(shè)計方法來描述硬件，非常適合當(dāng)前需要。Xilinx公司的XC5000/4000系列,Actel公司的ACT系列，TI公司的TPC系列, Altera公司的FLEX系列等是FPGA的代表產(chǎn)品。FPGA與CPLD都是可編程邏輯器件,它們是在PAL、GAL 等邏輯器件的基礎(chǔ)之上發(fā)展起來的，它們在高密度、高速度、低功耗等方面發(fā)展很快，同以往的PLA、PAL、GAL等相比較,FPGA/CPLD 的規(guī)模比較大,它可以替代幾十甚至幾千塊通用IC芯片。大規(guī)模可編程邏輯器件的出現(xiàn)打破了中小規(guī)模通用型集成電路和大規(guī)模專用集成電路壟斷的天下，它們既繼承了專用集成電路的高集成度、高可靠性的優(yōu)點，又克服了專用集成電路設(shè)計周期長、投資大和靈活性差的缺點；它們也可以解決使電子系統(tǒng)小型化、低功耗、高可靠性等問題。是否采用可編程ASIC來實現(xiàn)電子產(chǎn)品的設(shè)計已成為衡量電子產(chǎn)品是否先進的標(biāo)準之一。當(dāng)時由MPU、MPU的外圍LSI器件，通用IC這三大積木塊搭起來可以標(biāo)準地實現(xiàn)一個復(fù)雜的電子系統(tǒng)?，F(xiàn)在，使用可編程ASIC和相應(yīng)的EDA開發(fā)系統(tǒng)，用戶可以借助計算機實現(xiàn)各種實際的數(shù)字電路或電子系統(tǒng)的設(shè)計、功能模擬、時間模擬以及系統(tǒng)調(diào)試。ASIC有數(shù)字的、模擬的、數(shù)字和模擬混合的。數(shù)字集成電路由早期的電子管、晶體管、小中規(guī)模集成電路、發(fā)展到超大規(guī)模集成電路(VLSIC,幾萬門以上)以及許多具有特定功能的專用集成電路ASIC（Application Specific Integrated Circuit）。傳統(tǒng)的基于單片機設(shè)計的出租車多功能計價器已遠遠跟不上這種變化，功能升級很繁瑣，需要硬件重組和軟件更新同步進行，成本高，并且每次升級都可能產(chǎn)生新的不穩(wěn)定因素；而本設(shè)計是基于復(fù)雜可編程邏輯器件 (CPLD)的出租車自動計價系統(tǒng)，采用超高速集成電路硬件描述語言VHDL和邏輯綜合為基礎(chǔ)的自頂向下的電路設(shè)計方法，在硬件電路不加改變的前提下, 功能升級十分方便,從使用情況看, 該設(shè)計穩(wěn)定性好、可靠性高, 市場前景良好，而且開發(fā)成本低，周期短，極大的滿足了用戶的變化要求。以出租車多功能計價器為例，用戶不僅要求計價器性能穩(wěn)定，計費準確；不同國家和地區(qū)的收費方式存在差異，即使在同一地區(qū)，不同車型的出租車其收費方式也有差別，而且出租車還面臨幾年一次的調(diào)價或調(diào)整收費方式等問題。 but according to programmable logic array( CPLD) of the spot of multifunction charge machine of forrent car, the adoption hardware description language the VHDL and logic is prehensive for basal from the crest get down of the electric circuit design method, Does not change in the hardware electric circuit under the premise, the function upgrade extremely conveniently, looking from the service condition, this design stability good, the reliability is high, the market prospect is good, moreover the development cost is low, the cycle is short, enormous has satisfied the change request of customer.Keywords：CPLD super speed integrated descriptive language SimulationII目 錄前言 11 設(shè)計要求 32 相關(guān)技術(shù)介紹 3 CPLD簡介 3 CPLD的基本結(jié)構(gòu) 3 CPLD的特點 4 VHDL語言簡介 5 VHDL語言的優(yōu)點 5 使用VHDL語言的可行性 5 Xilinx Foundation 63 出租車自動計價系統(tǒng)的設(shè)計 6 系統(tǒng)基本設(shè)計思想及實現(xiàn)的功能及要求 6 系統(tǒng)基本設(shè)計思想 6 系統(tǒng)實現(xiàn)的功能及要求 6 系統(tǒng)軟件設(shè)計 8 電子鐘程序設(shè)計 8 計價部分程序設(shè)計 10