【正文】 動 16根列選擇線，每根列選擇線同時選中 64列中的 4列，控制 4個轉(zhuǎn)接電路，控制被選中的 4列存儲電路的位線與 I/O電路的接通。共 18個引腳。 ? 采用雙譯碼方案，對于 4096個字只需 128個譯碼驅(qū)動電路。 ? 行地址選擇線選中一行中的 64個存儲電路進行讀寫操作。 2022/5/31 54 2) 位片式結(jié)構(gòu)的存儲器芯片 行 地址0 , 631 , 00 , 0 0 , 11 , 1 1 , 6363 , 0 63 , 1 63 , 63行地址譯碼器行地址寄存器A 6A 7A 8A 9A 10A 11..................R / W 電路數(shù)據(jù)寄存器輸入數(shù)據(jù)線（一位）時序控制R / W CS列 地 址 譯 碼 器列 地 址 寄 存 器A 0 A 1A 2 A 3 A 4A 5列地址X 0X 1Y 0 Y 1X 63Y 63存儲陣列輸出2022/5/31 55 ? 4K 1位的 位片式存儲器芯片中有 4096個存儲單元電路，排列成 64 64的陣列。 ? 片選控制線 CS： ? CS 為低電平時，選中芯片工作； CS 為高電平時，芯片不被選中。 ? 存儲芯片共需 6根地址線， 8根數(shù)據(jù)線，一次可讀出一個字節(jié)。 ? 存儲陣列的每一行組成一個存儲單元，存放一個 8位的二進制字。 2022/5/31 47 存儲器芯片 2022/5/31 48 ? 存儲器芯片一般做成雙列直插形式，有若干引腳引出地址線、數(shù)據(jù)線、控制線及電源與地線等。 2022/5/31 42 ? ⑵ 存儲容量逐漸增大 ? 寄存器約幾十到幾百字節(jié) ? Cache約幾百到幾 M字節(jié) ? 主存在幾十 MB到數(shù)千 MB之間 ? 磁盤的容量為幾 GB到幾百 GB ? 磁帶和光盤一般脫機存放，其容量只受限于用戶的預(yù)算 2022/5/31 43 ? ⑶ 存儲器每位的價格逐漸降低 ? 例如 ? 主存的價格約每兆字節(jié)幾角 ? 磁盤的價格是每兆字節(jié)幾分或更低 ? 磁帶的價格是每 G字節(jié)幾元或更低 2022/5/31 44 ? Cache —— 主存層次 ? 主要解決速度問題 ? 通過輔助硬件，把主存和 Cache構(gòu)成統(tǒng)一整體，使它具有接近 Cache的速度、主存的容量和接近于主存的平均價格。高速的存儲器往往價格也高，因而容量也不可能很大。 ? 存儲器可靠性的衡量指標(biāo) —— 主存的平均無故障時間 MTBF。 2022/5/31 37 4．價格 ? 存儲器的價格常用每位的價格來衡量。 ? 帶寬的單位：兆字節(jié) /秒 Mm TWB ?3. 帶寬 2022/5/31 36 提高存儲器速度的途徑 ? ① 采用高速器件 ? ② 減少存取周期 TM，如引入 Cache。 ? 由于存儲器進行一次存取操作后，需有一定的恢復(fù)時間，所以存儲周期 TM大于訪問時間 tA。 ? 寫入時間 ：從存儲器接到有效地址開始到數(shù)據(jù)寫入被選中單元為止所需的時間。因此，速度是主存的一項重要技術(shù)指標(biāo)。 ? 存儲容量的表示： ? ① 用存儲單元數(shù)與每個單元的位數(shù)的乘積表示。 ? 異步控制方式 ：數(shù)據(jù)傳送的時間不固定，存儲器在完成讀 /寫操作后，需向 CPU回送 “ 存儲器功能完成 ” 信號（ MFC），表示一次數(shù)據(jù)傳送完成。如果存儲器采用異步控制方式，當(dāng)一個存取操作完成后，該控制電路還應(yīng)給出存儲器操作完成（ MFC）信號。 ? ⑹ 讀寫電路 ：根據(jù) CPU發(fā)出的讀寫控制命令，控制對存儲單元的讀寫。即每個字的編址中最低 2位的二進制數(shù)必須是 “ 00” ，這樣可以由地址的低兩位來區(qū)分不同的字節(jié)。 ? ① 按字節(jié)編址 ：相鄰的兩個單元是兩個字節(jié)。存儲單元的地址用于區(qū)別不同的存儲單元。 2022/5/31 19 六管靜態(tài) RAM基本存儲元電路 2022/5/31 20 單管 DRAM基本存儲元電路 2022/5/31 21 ? ⑵ 存儲單元 ：由一組存儲元件組成，可以同時進行讀寫。 ? ② 在外界的激勵下，能夠進入要求的狀態(tài)。如一個雙穩(wěn)態(tài)半導(dǎo)體電路、一個 CMOS晶體管或一個磁性材料的存儲元等。如半導(dǎo)體RAM。 ? 根據(jù)制造工藝不同，可分為雙極型和 MOS型。 ? (1)磁存儲器 ? 磁存儲器就是采用磁性材料制成的存儲器。典型的 DAM就是磁盤。 2022/5/31 8 ? (3) 順序存取存儲器 (SAM) ? SAM存儲器所存信息的排列、尋址和讀寫操作均是按順序進行的，并且存取時間與信息在存儲器中的物理位置有關(guān)。 ? RAM主要用于組成主存。 ? 輔助存儲器屬于外部設(shè)備，所以又稱為外存儲器，簡稱 外存 或 輔存 。簡稱 內(nèi)存 或主存 。 ? 計算機發(fā)展的重要問題之一，就是如何設(shè)計容量大、速度快、價格低的存儲器。第 6版 1 第四章 存儲器系統(tǒng) 2022/5/31 2 本章學(xué)習(xí)內(nèi)容 ? 存儲器的分類及 主要技術(shù)指標(biāo) ? 存儲系統(tǒng)的層次結(jié)構(gòu) ? 半導(dǎo)體存儲器的工作原理 ? 存儲器與 CPU的連接 ? 輔助存儲器的工作原理 ? Cache的工作原理 ? 并行 存儲 系統(tǒng) 2022/5/31 3 存儲器概述 ? 存儲器 ：計算機的存儲部件，用于存放程序和數(shù)據(jù)。主存儲器設(shè)在主機內(nèi)部，所以又稱內(nèi)存儲器。 CPU不能直接訪問輔助存儲器。 2022/5/31 7 2．按存取方式分類 ? (1) 隨機存取存儲器 (RAM) ? RAM存儲器中任何單元的內(nèi)容均可按其地址隨機地讀取或?qū)懭?，且存取時間與單元的物理位置無關(guān)。 ROM還可以用作其它固定存儲器，如存放微程序的控制存儲器、存放字符點陣圖案的字符發(fā)生器等。也稱半順序存儲器。 ? 目前，構(gòu)成存儲器的存儲介質(zhì)主要是半導(dǎo)體器件和磁性材料。 2022/5/31 10 磁芯存儲器 2022/5/31 11 2022/5/31 12 硬盤 2022/5/31 13 (2)半導(dǎo)體存儲器 ? 半導(dǎo)體存儲器是用半導(dǎo)體器件組成的存儲器。 2022/5/31 15 (3) 光盤和光驅(qū) 2022/5/31 16 ? (1) 易失性存儲器 ? 電源掉電后，信息自動丟失。 4. 按信息的可保存性分類 2022/5/31 17 主存儲器的組成和基本操作 地址總線 地址寄存器 地址譯碼驅(qū)動電路 存儲陣列 讀寫電路 數(shù)據(jù)寄存器 數(shù)據(jù)總線 時序控制電路 R/ W MF C 圖 4 1 主存儲器的基本組成 2022/5/31 18 ? ⑴ 存儲元件 （ 存儲元 、 存儲位 ） ? 能夠存儲一位二進制信息的物理器件。即可以存儲 “ 0”、 “ 1” 。即可以讀出所存的 “ 0”、 “ 1”。 ? 存儲單元的地址 ：存儲體中每個存儲單元被賦予的一個唯一的編號。 2022/5/31 22 ? 存儲單元的編址 ? 編址單位：存儲器中可尋址的最小單位。當(dāng)需要訪問一個字，即同時訪問 4個字節(jié)時，可以按地址的整數(shù)邊界進行存取。 ? ⑸ 地址譯碼與驅(qū)動電路 ：用于對地址寄存器中的地址進行譯碼，通過對應(yīng)的地址選擇線到存儲陣列中找到所要訪問的存儲單元，并提供驅(qū)動信號驅(qū)動其完成指定的存取操作。 2022/5/31 25 ? ⑻ 時序控制電路 ：用于接收來自 CPU的讀寫控制信號，產(chǎn)生存儲器操作所需的各種時序控制信號，控制存儲器完成指定的操作。 M A R M D R M F C R/ W (n 位 ) 數(shù)據(jù)總線 (k 位 ) 地址總線 CPU 主 存 2k n 位 2022/5/31 27 主存的操作過程 ? MAR：地址寄存器 MDR：數(shù)據(jù)寄存器 CPU 讀操作（取操作） 地址（ MAR） AB MEM 讀命令（ Read） CB MEM MEM 存儲單元內(nèi)容（ M） DB MDR CPU 寫操作（存操作） 地址（ MAR） AB MEM 寫命令（ Write） CB MEM MEM 存儲單元 M DB MDR 2022/5/31 28 ? 同步控制方式 ：數(shù)據(jù)傳送在固定的時間間隔內(nèi)完成，即在一個存取周期內(nèi)完成。 CPU與主存之間的數(shù)據(jù)傳送控制方式 2022/5/31 29 半導(dǎo)體存儲器的主要性能指標(biāo) ? 衡量主存的性能指標(biāo)主要有： ? 1． 存儲容量 ：存儲器所能存儲的二進制信息總量。 2022/5/31 30 ? 容量與存儲器地址線的關(guān)系 ? 1K＝ 210 需要 10根地址線 ? 1M＝ 220 需要 20根地址線 ? 256M＝ 228 需要 28根地址線 ? 2G＝ 231 需要 31根地址線 2022/5/31 31 2．速度 ? 由于主存的速度慢于 CPU速度，所以主存速度直接影響著 CPU執(zhí)行指令的速度。 ? 讀出時間 ：從存儲器接到有效地址開始到產(chǎn)生有效輸出所需的時間。 CS2022/5/31 33 地址 tA CS TM OE tCA tOE Do u t 2022/5/31 34 ? ⑵ 存取周期 （存儲周期、讀寫周期 TM） ? 對存儲器連續(xù)進行兩次存取操作所需要的最小時間間隔。 ? W：存儲器總線的寬度，對于單體存儲器， W就是數(shù)據(jù)總線的根數(shù)。 ? ⑤ 加長存儲器字長。 2022/5/31 38 4. 可靠性 ? 存儲器的刷新可能會影響可靠性。 2022/5/31 39 ? 容量、速度、價格三個指標(biāo)是相互矛盾、相互制約的。 存儲器系統(tǒng)的層次結(jié)構(gòu) 2022/5/31 40 存儲器層次結(jié)構(gòu) C P U 寄存器 Ca c h e 主 存 硬 盤 光 盤 磁 帶 輔助軟硬件 輔助硬件 2022/5/31 41 ? 按層次結(jié)構(gòu)自上而下 ? ⑴ 訪問時間逐漸增長 ? 寄存器的訪問時間是幾個納秒 ? 高速緩存的訪問時間是寄存器訪問時間的幾倍 ? 主存儲器的訪問時間是幾十個納秒 ? 磁盤的訪問時間最少 10ms以上 ? 磁帶和光盤的訪問時間以秒來計量。 ? 存儲器芯片 ? 存儲器組件經(jīng)過各種形式的封裝后，通過引腳引出地址線、數(shù)據(jù)線、控制線及電源與地線等，制成存儲器芯片。 ? 每個存儲單元電路接出一根字線和兩根位線。 2022/5/31 51 ? 64字 8位的存儲體中共有 64個字，每個字為 8位，排成 64 8的陣列。 2022/5/31 52 ? 讀 /寫控制線 R/W ：控制存儲芯片的讀 /寫操作。 ? 采用雙譯碼方式的存儲芯片即位片式結(jié)構(gòu)存儲器芯片。 ? 對于給定的訪存地址，經(jīng)行、列譯碼后，選中一根行地址選擇線和列地址選擇線有效。 2022/5/31 56 ? 當(dāng)選中存儲芯片工作時，首先給定訪存地址，并給出片選信號 CS 和讀寫信號 R/W 6行列地址，被選的行、列選擇線的交叉處的存儲電路被唯一地選中，讀出或?qū)懭胍晃欢M制信息。采用 N— MOS工藝制作，雙列直插式封裝。 ? 地址譯碼采用二維譯碼結(jié)構(gòu)， 10位地址碼分成兩組， A8～ A3作為 6位行地址，經(jīng)行地址譯碼器驅(qū)動 64根行選擇線。 2022/5/31 60 ? 在存儲體內(nèi)部的陣列結(jié)構(gòu)中，存儲器的讀 /寫操作由片選信號 CS 與讀 /寫控制信號 WE 控制。 ? 對于已知的 RAM存儲片，讀寫周期是已知的。 tRC≥t A ? CPU訪問存儲器讀數(shù)據(jù)時，從給出地址有效起，只有經(jīng)過 tA長的時間才能在數(shù)據(jù)總線上可靠的獲得數(shù)據(jù)，而連續(xù)的讀數(shù)操作必須保留間隔時間 tRC。 ? 滯后時間 （ tAW）：在有效寫入數(shù)據(jù)出現(xiàn)前， RAM的數(shù)據(jù)線上存在著前一時刻的數(shù)據(jù) DOUT，故在地址線發(fā)生變化后， CS 、 WE 均需滯后 tAW才能有效，以避免將無效數(shù)據(jù)寫入到 RAM中。 tWC＝ tAW＋ tW＋ tWR ? 為保證數(shù)據(jù)可靠寫入， CPU送至 RAM的寫入數(shù)據(jù) DIN必須在 CS 、 WE 失效前的 tDW時刻出現(xiàn)，并延