【正文】 ? ⑶ 為了加速調(diào)塊，一般將每個(gè)數(shù)據(jù)塊的容量規(guī)定為并行主存系統(tǒng)一個(gè)存儲(chǔ)周期所能訪問到的字?jǐn)?shù)。 ? 若不在 (Cache不命中 )，則通知訪問 Cache塊失效。容量小于主存，但編址方式、物理單元長(zhǎng)度均與主存相同。 2022/5/31 144 Cache命中率 ? Cache命中率： CPU要訪問的內(nèi)容在 Cache中的比率。 ? 如果把這一局部區(qū)域的程序和數(shù)據(jù)從主存復(fù)制到 Cache中，使 CPU能夠高速地在Cache中讀取指令和數(shù)據(jù)，就可大大提高CPU的訪存速度。 2022/5/31 131 ? 為了符合整數(shù)邊界的要求，規(guī)定一個(gè) 16位的單元必須由一個(gè) A0＝ 0和一個(gè) A0＝ 1的存儲(chǔ)單元構(gòu)成，即系統(tǒng)采用 低位交叉方式 編址；而一個(gè) 16位的數(shù)據(jù)必須存放在高位地址相同，低位分別為 A0＝ 0和 A0＝ 1的兩個(gè)單元中。 2022/5/31 129 ? 例：請(qǐng)用 2K 8bit的 SRAM設(shè)計(jì)一個(gè) 8K 16bit的存儲(chǔ)器 ， 要求： ⑴ 存儲(chǔ)器可以分別被控制訪問 8位和 16位數(shù)據(jù) 。 ? 各芯片地址： 芯片 A12A11 A10～ A0 地址范圍 0＃ 00 00……00 11 ……11 0000H～ 07FFH 1＃ 01 00……00 11 ……11 0800H～ 0FFFH 2＃ 10 00……00 11 ……11 1000H～ 17FFH 3＃ 11 00……00 11 ……11 1800H～ 1FFFH 2022/5/31 121 ? 重復(fù)地址： A14A13＝ 00， 01， 10， 11 ? 0000H～ 07FFH： ? 2022H～ 27FFH， 4000H～ 47FFH， 6000H～ 67FFH ? 0800H～ 0FFFH： ? 2800H～ 2FFFH， 4800H～ 4FFFH， 6800H～ 6FFFH ? 1000H～ 17FFH： ? 3000H～ 37FFH， 5000H～ 57FFH， 7000H～ 77FFH ? 1800H～ 17FFH： ? 3800H～ 3FFFH， 5800H～ 5FFFH， 7800H～ 7FFFH 2022/5/31 122 4. 多種數(shù)據(jù)位輸出的組織問題 ? 多種數(shù)據(jù)的傳輸是指存儲(chǔ)器按照 CPU的指令要求，與 CPU間分別傳輸 8位、 16位、 32位或 64位數(shù)據(jù)的情況。 ? 各芯片地址： 芯片 A14～ A11 A10～ A0 地址范圍 0＃ 1110 00……00 11 ……11 7000H～ 7FFFH 1＃ 1101 00……00 11 ……11 6800H～ 6FFFH 2＃ 1011 00……00 11 ……11 5800H～ 5FFFH 3＃ 0111 00……00 11 ……11 3800H～ 3FFFH 2022/5/31 117 ? (2) 全譯碼法 ? 將芯片片內(nèi)地址以外的高位地址全部接到譯碼器的輸入端，將譯碼器的輸出作為片選信號(hào)。 ? 存儲(chǔ)器數(shù)據(jù)線 D7～ D0，芯片 數(shù)據(jù)線 I/O3～ I/O0，兩片芯片的數(shù)據(jù)線一同構(gòu)成存儲(chǔ)器的 8位數(shù)據(jù)線。 ? 字和位同時(shí)擴(kuò)展 ：按位擴(kuò)展和字?jǐn)U展的方法分別在位方向和字方向進(jìn)行擴(kuò)展。 ? ② 由片選信號(hào)區(qū)分被選芯片。 ? 1K 8位的存儲(chǔ)器共需 8根數(shù)據(jù)線 D7～ D0，兩片 2114各自的 4根數(shù)據(jù)線分別用于連接 D7～ D4和 D3～ D0。 ? 通常存儲(chǔ)器芯片在單元數(shù)和位數(shù)方面都與實(shí)際存儲(chǔ)器要求有很大差距，所以需要在字方向和位方向兩個(gè)方面進(jìn)行擴(kuò)展。 2022/5/31 94 ? 異步式刷新既充分利用了 2ms的最大刷新間隔，保持了存儲(chǔ)系統(tǒng)的高速性，又大大縮短了主機(jī)的“ 死區(qū) ” ，所以是一種最常用的刷新方式。s就可以將存儲(chǔ)器全部刷新一遍。 讀寫操作 刷新 64 μ s 1936 μ s 2022 μ s 2022/5/31 91 ? B. 分散式刷新 定義系統(tǒng)對(duì)存儲(chǔ)器的存取周期是存儲(chǔ)器本身的存取周期的兩倍。存儲(chǔ)器的刷新最大周期為 2ms，存儲(chǔ)器的存取周期為 500ns，一次刷新操作可同時(shí)刷新 128個(gè)存儲(chǔ)單元電路。 IuCt ???2 m s100 . 10t 912 ?????? ? 1102.2022/5/31 87 ? 動(dòng)態(tài)存儲(chǔ)器芯片的刷新均是 按行刷新 。 ? 寫 1： W2加高電平，將被選電路的存儲(chǔ)電容充電為有電荷，實(shí)現(xiàn)寫 “ 1”。這時(shí)使 φ 1＝ 1， T T4導(dǎo)通， T T T T4構(gòu)成雙穩(wěn)態(tài)觸發(fā)器，其穩(wěn)定狀態(tài)取決于 W W2兩點(diǎn)電位。 ? 只有當(dāng) 有效（低電平）時(shí)，芯片才工作。列選擇線控制讀出再生放大器與 I/O緩沖器的接通，控制數(shù)據(jù)的讀出或?qū)懭?。同樣，?dāng) R/W線處于低電平時(shí)地址線如果發(fā)生了變化，那么同樣數(shù)據(jù)將存儲(chǔ)到新的地址②或③。 tWC＝ tAW＋ tW＋ tWR ? 為保證數(shù)據(jù)可靠寫入， CPU送至 RAM的寫入數(shù)據(jù) DIN必須在 CS 、 WE 失效前的 tDW時(shí)刻出現(xiàn)，并延續(xù)一段時(shí)間 tDH（此刻地址線仍有效， tWR＞ tDH）。 tRC≥t A ? CPU訪問存儲(chǔ)器讀數(shù)據(jù)時(shí)，從給出地址有效起，只有經(jīng)過(guò) tA長(zhǎng)的時(shí)間才能在數(shù)據(jù)總線上可靠的獲得數(shù)據(jù)，而連續(xù)的讀數(shù)操作必須保留間隔時(shí)間 tRC。 2022/5/31 60 ? 在存儲(chǔ)體內(nèi)部的陣列結(jié)構(gòu)中，存儲(chǔ)器的讀 /寫操作由片選信號(hào) CS 與讀 /寫控制信號(hào) WE 控制。采用 N— MOS工藝制作，雙列直插式封裝。 ? 對(duì)于給定的訪存地址，經(jīng)行、列譯碼后，選中一根行地址選擇線和列地址選擇線有效。 2022/5/31 52 ? 讀 /寫控制線 R/W ：控制存儲(chǔ)芯片的讀 /寫操作。 ? 每個(gè)存儲(chǔ)單元電路接出一根字線和兩根位線。 存儲(chǔ)器系統(tǒng)的層次結(jié)構(gòu) 2022/5/31 40 存儲(chǔ)器層次結(jié)構(gòu) C P U 寄存器 Ca c h e 主 存 硬 盤 光 盤 磁 帶 輔助軟硬件 輔助硬件 2022/5/31 41 ? 按層次結(jié)構(gòu)自上而下 ? ⑴ 訪問時(shí)間逐漸增長(zhǎng) ? 寄存器的訪問時(shí)間是幾個(gè)納秒 ? 高速緩存的訪問時(shí)間是寄存器訪問時(shí)間的幾倍 ? 主存儲(chǔ)器的訪問時(shí)間是幾十個(gè)納秒 ? 磁盤的訪問時(shí)間最少 10ms以上 ? 磁帶和光盤的訪問時(shí)間以秒來(lái)計(jì)量。 2022/5/31 38 4. 可靠性 ? 存儲(chǔ)器的刷新可能會(huì)影響可靠性。 ? W：存儲(chǔ)器總線的寬度，對(duì)于單體存儲(chǔ)器， W就是數(shù)據(jù)總線的根數(shù)。 ? 讀出時(shí)間 ：從存儲(chǔ)器接到有效地址開始到產(chǎn)生有效輸出所需的時(shí)間。 CPU與主存之間的數(shù)據(jù)傳送控制方式 2022/5/31 29 半導(dǎo)體存儲(chǔ)器的主要性能指標(biāo) ? 衡量主存的性能指標(biāo)主要有： ? 1． 存儲(chǔ)容量 ：存儲(chǔ)器所能存儲(chǔ)的二進(jìn)制信息總量。 2022/5/31 25 ? ⑻ 時(shí)序控制電路 ：用于接收來(lái)自 CPU的讀寫控制信號(hào)，產(chǎn)生存儲(chǔ)器操作所需的各種時(shí)序控制信號(hào)，控制存儲(chǔ)器完成指定的操作。當(dāng)需要訪問一個(gè)字，即同時(shí)訪問 4個(gè)字節(jié)時(shí)，可以按地址的整數(shù)邊界進(jìn)行存取。 ? 存儲(chǔ)單元的地址 ：存儲(chǔ)體中每個(gè)存儲(chǔ)單元被賦予的一個(gè)唯一的編號(hào)。即可以存儲(chǔ) “ 0”、 “ 1” 。 2022/5/31 15 (3) 光盤和光驅(qū) 2022/5/31 16 ? (1) 易失性存儲(chǔ)器 ? 電源掉電后，信息自動(dòng)丟失。 ? 目前，構(gòu)成存儲(chǔ)器的存儲(chǔ)介質(zhì)主要是半導(dǎo)體器件和磁性材料。 ROM還可以用作其它固定存儲(chǔ)器，如存放微程序的控制存儲(chǔ)器、存放字符點(diǎn)陣圖案的字符發(fā)生器等。 CPU不能直接訪問輔助存儲(chǔ)器。第 6版 1 第四章 存儲(chǔ)器系統(tǒng) 2022/5/31 2 本章學(xué)習(xí)內(nèi)容 ? 存儲(chǔ)器的分類及 主要技術(shù)指標(biāo) ? 存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu) ? 半導(dǎo)體存儲(chǔ)器的工作原理 ? 存儲(chǔ)器與 CPU的連接 ? 輔助存儲(chǔ)器的工作原理 ? Cache的工作原理 ? 并行 存儲(chǔ) 系統(tǒng) 2022/5/31 3 存儲(chǔ)器概述 ? 存儲(chǔ)器 ：計(jì)算機(jī)的存儲(chǔ)部件，用于存放程序和數(shù)據(jù)。簡(jiǎn)稱 內(nèi)存 或主存 。 ? RAM主要用于組成主存。典型的 DAM就是磁盤。 ? 根據(jù)制造工藝不同，可分為雙極型和 MOS型。如一個(gè)雙穩(wěn)態(tài)半導(dǎo)體電路、一個(gè) CMOS晶體管或一個(gè)磁性材料的存儲(chǔ)元等。 2022/5/31 19 六管靜態(tài) RAM基本存儲(chǔ)元電路 2022/5/31 20 單管 DRAM基本存儲(chǔ)元電路 2022/5/31 21 ? ⑵ 存儲(chǔ)單元 ：由一組存儲(chǔ)元件組成，可以同時(shí)進(jìn)行讀寫。 ? ① 按字節(jié)編址 ：相鄰的兩個(gè)單元是兩個(gè)字節(jié)。 ? ⑹ 讀寫電路 ：根據(jù) CPU發(fā)出的讀寫控制命令，控制對(duì)存儲(chǔ)單元的讀寫。 ? 異步控制方式 ：數(shù)據(jù)傳送的時(shí)間不固定，存儲(chǔ)器在完成讀 /寫操作后，需向 CPU回送 “ 存儲(chǔ)器功能完成 ” 信號(hào)（ MFC），表示一次數(shù)據(jù)傳送完成。因此，速度是主存的一項(xiàng)重要技術(shù)指標(biāo)。 ? 由于存儲(chǔ)器進(jìn)行一次存取操作后，需有一定的恢復(fù)時(shí)間，所以存儲(chǔ)周期 TM大于訪問時(shí)間 tA。 2022/5/31 37 4．價(jià)格 ? 存儲(chǔ)器的價(jià)格常用每位的價(jià)格來(lái)衡量。高速的存儲(chǔ)器往往價(jià)格也高，因而容量也不可能很大。 2022/5/31 47 存儲(chǔ)器芯片 2022/5/31 48 ? 存儲(chǔ)器芯片一般做成雙列直插形式，有若干引腳引出地址線、數(shù)據(jù)線、控制線及電源與地線等。 ? 存儲(chǔ)芯片共需 6根地址線， 8根數(shù)據(jù)線，一次可讀出一個(gè)字節(jié)。 2022/5/31 54 2) 位片式結(jié)構(gòu)的存儲(chǔ)器芯片 行 地址0 , 631 , 00 , 0 0 , 11 , 1 1 , 6363 , 0 63 , 1 63 , 63行地址譯碼器行地址寄存器A 6A 7A 8A 9A 10A 11..................R / W 電路數(shù)據(jù)寄存器輸入數(shù)據(jù)線（一位）時(shí)序控制R / W CS列 地 址 譯 碼 器列 地 址 寄 存 器A 0 A 1A 2 A 3 A 4A 5列地址X 0X 1Y 0 Y 1X 63Y 63存儲(chǔ)陣列輸出2022/5/31 55 ? 4K 1位的 位片式存儲(chǔ)器芯片中有 4096個(gè)存儲(chǔ)單元電路，排列成 64 64的陣列。 ? 采用雙譯碼方案，對(duì)于 4096個(gè)字只需 128個(gè)譯碼驅(qū)動(dòng)電路。 A2～ A0及 A9作為 4位列地址，經(jīng)列地址譯碼器驅(qū)動(dòng) 16根列選擇線，每根列選擇線同時(shí)選中 64列中的 4列，控制 4個(gè)轉(zhuǎn)接電路，控制被選中的 4列存儲(chǔ)電路的位線與 I/O電路的接通。 ? ⑴ 讀周期 ? 讀出時(shí)間 (tA)：從給出有效地址后，經(jīng)過(guò)譯碼、驅(qū)動(dòng)電路的延遲，到讀出選中單元的內(nèi)容，再經(jīng)過(guò) I/O電路延遲后，在外部數(shù)據(jù)總線上穩(wěn)定出現(xiàn)所讀數(shù)據(jù)信息所需的時(shí)間。 ? 寫恢復(fù)時(shí)間 （ tWR）： WE 變?yōu)楦唠娖胶?，需再?jīng)過(guò)tWR時(shí)間，地址信號(hào)才允許改變。 ? 通常，當(dāng) R/W線加負(fù)脈沖時(shí)，地址線和數(shù)據(jù)線的電平必須是穩(wěn)定的。 ? 列地址選通信號(hào) CAS ：用于將高 7位地址 A13～A7，打入列地址緩沖器鎖存。 TMS4116的讀出 2022/5/31 75 TMS4116的寫入 ? 首先將要寫入的信息通過(guò)數(shù)據(jù)輸入引腳 DIN經(jīng)由數(shù)據(jù)輸入寄存器、 I/O緩沖器送入被選列的讀出再生放大器中，然后再寫入行、列同時(shí)被選中的存儲(chǔ)單元。 ? 讀寫前 ，先使兩個(gè)預(yù)選單元中的電容 Cs預(yù)充電到 0與 1電平的中間值，并使控制信號(hào) φ 1＝ 0，φ 2＝ 1，使 T T4截止， T5導(dǎo)通，使讀出放大器兩端 Wl、 W2處于相同電位。 ? 若選中存儲(chǔ)電路原存 “ 0”，則 W2電位低于 W1的電位。 ? 刷新的間隔時(shí)間主要由電容電荷泄放速度決定。 ? A. 集中式刷新 按照存儲(chǔ)器芯片容量的大小集中安排刷新操作的時(shí)間段，在此時(shí)間段內(nèi)對(duì)芯片內(nèi)所有的存儲(chǔ)單元電路執(zhí)行刷新操作。s可用于正常的存儲(chǔ)器讀寫操作。采用分散式刷新時(shí)，系統(tǒng)總線周期為存取周期的兩倍，即 1181。 ? 取兩次刷新的間隔時(shí)間為周期的整數(shù)，可使存儲(chǔ)器每隔 ，一次刷新一行。 ? 要組成一個(gè)主存儲(chǔ)器，需要考慮的問題： ? ① 如何選擇芯片 ? 根據(jù)存取速度、存儲(chǔ)容量、電源 電壓、功耗及成本等方面的要求進(jìn)行芯片的選擇。 ? ② 將各芯片的數(shù)據(jù)線單獨(dú)列出，分別接到數(shù)據(jù)總線的對(duì)應(yīng)位。 ? 字?jǐn)U展 ：僅是單元數(shù)（字?jǐn)?shù)）擴(kuò)展，而位數(shù)不變。需要