【正文】 續(xù)一段時間 tDH（此刻地址線仍有效， tWR＞ tDH）。 ? ? 2022/5/31 68 ? 解釋： ? 寫入存儲器的時序信號必須同步。同樣，當 R/W線處于低電平時地址線如果發(fā)生了變化，那么同樣數據將存儲到新的地址②或③。 ? 行地址選通信號 RAS ：用于將低 7位地址 A6～ A0打入行地址緩沖器鎖存。列選擇線控制讀出再生放大器與 I/O緩沖器的接通，控制數據的讀出或寫入。 ? 列地址經列地址譯碼選中某根列線有效，接通相應的列控制門，將該列上讀出放大器輸出的信息送入 I/O緩沖器，經數據輸出寄存器通過數據輸出引腳 DOUT輸出到系統(tǒng)數據總線上。 ? 只有當 有效（低電平）時，芯片才工作。 2022/5/31 77 TMS4116的 讀出再生放大器電路 行選 65 XW2 T2 V CS Ф1 Ф2 T4 T3 W1 T5 W2 T7 C T1 CS XW1 T6 C 行選 64 2022/5/31 78 ? 放大器由 T T T T4組成， T T7與 Cs是兩個預選單元，由 XW1與 XW2控制。這時使 φ 1＝ 1， T T4導通， T T T T4構成雙穩(wěn)態(tài)觸發(fā)器，其穩(wěn)定狀態(tài)取決于 W W2兩點電位。使 T1導通， T2截止，因而 W2端輸出高電平，經 I/O緩沖器輸出 “ 1”信息，并且 W2的高電平使被選存儲電路的電容充電，實現信息再生。 ? 寫 1： W2加高電平，將被選電路的存儲電容充電為有電荷，實現寫 “ 1”。 2022/5/31 83 讀周期（列選通下降沿觸發(fā)） 2022/5/31 84 寫周期（列選通下降沿觸發(fā)） 2022/5/31 85 5) 動態(tài)存儲器的刷新方式 ? 因為電容電荷的泄放會引起信息的丟失，所以動態(tài) MOS存儲器每隔一定時間需進行一次刷新操作。 IuCt ???2 m s100 . 10t 912 ?????? ? 1102.2022/5/31 87 ? 動態(tài)存儲器芯片的刷新均是 按行刷新 。 2022/5/31 88 ? ② 動態(tài)存儲器的刷新方式 當主存需要刷新時， CPU不能訪存，所以要盡可能讓刷新時間少占用 CPU時間。存儲器的刷新最大周期為 2ms，存儲器的存取周期為 500ns，一次刷新操作可同時刷新 128個存儲單元電路。s專門用于刷新操作，其余 1936181。 讀寫操作 刷新 64 μ s 1936 μ s 2022 μ s 2022/5/31 91 ? B. 分散式刷新 定義系統(tǒng)對存儲器的存取周期是存儲器本身的存取周期的兩倍。 2022/5/31 92 ? 以 128 128陣列、存取周期為 500ns的存儲器芯片為例。s就可以將存儲器全部刷新一遍。 ? 因為要求在 2ms內將所有 128行都刷新一遍，所以只要每隔 2ms/128＝ 。 2022/5/31 94 ? 異步式刷新既充分利用了 2ms的最大刷新間隔，保持了存儲系統(tǒng)的高速性，又大大縮短了主機的“ 死區(qū) ” ，所以是一種最常用的刷新方式。 2022/5/31 96 半導體存儲器的組成 ? 由于一塊存儲器芯片的容量總是有限的，因此一個存儲器總是由一定數量的存儲器芯片構成。 ? 通常存儲器芯片在單元數和位數方面都與實際存儲器要求有很大差距，所以需要在字方向和位方向兩個方面進行擴展。 ? 位擴展的連接方式 ： ? ① 將所有存儲器芯片的地址線、片選信號線和讀/寫控制線均對應的并接在一起，連接到地址和控制總線的對應位上。 ? 1K 8位的存儲器共需 8根數據線 D7～ D0，兩片 2114各自的 4根數據線分別用于連接 D7～ D4和 D3～ D0。 2022/5/31 100 ? 存儲器位擴展舉例 A9 A0 D7 D4 D0 MR E Q R/ W 2 1 1 4 2 1 1 4 CS CS 2022/5/31 101 2．字擴展 ? 當芯片單元中的的位數滿足存儲器位數的要求，但芯片的單元數不滿足存儲器單元數要求時，需要進行字擴展。 ? ② 由片選信號區(qū)分被選芯片。 ? 16K 8位的芯片，可以滿足 64K 8位的存儲器數據位的要求，但不滿足單元數的要求。 ? 字和位同時擴展 ：按位擴展和字擴展的方法分別在位方向和字方向進行擴展。不同位芯片的數據線分別連接到數據總線的不同位上。 ? 存儲器數據線 D7～ D0，芯片 數據線 I/O3～ I/O0，兩片芯片的數據線一同構成存儲器的 8位數據線。 ? 產生片選信號的 三種方法： ? (1) 線選法 ? 將芯片片內地址以外的高位地址直接（或經反相器）分別接到各存儲器芯片的 CS 引腳。 ? 各芯片地址： 芯片 A14～ A11 A10～ A0 地址范圍 0＃ 1110 00……00 11 ……11 7000H～ 7FFFH 1＃ 1101 00……00 11 ……11 6800H～ 6FFFH 2＃ 1011 00……00 11 ……11 5800H～ 5FFFH 3＃ 0111 00……00 11 ……11 3800H～ 3FFFH 2022/5/31 117 ? (2) 全譯碼法 ? 將芯片片內地址以外的高位地址全部接到譯碼器的輸入端，將譯碼器的輸出作為片選信號。 ? 各芯片地址： 芯片 A14～ A11 A10～ A0 地址范圍 0＃ 1100 00……00 11 ……11 6000H～ 67FFH 1＃ 1101 00……00 11 ……11 6800H～ 6FFFH 2＃ 1110 00……00 11 ……11 7000H～ 77FFH 3＃ 1111 00……00 11 ……11 7800H～ 7FFFH 2022/5/31 119 ? (3) 部分譯碼法 ? 將芯片片內地址以外的高位地址部分地與譯碼器相連，將譯碼器的輸出作為片選信號。 ? 各芯片地址： 芯片 A12A11 A10～ A0 地址范圍 0＃ 00 00……00 11 ……11 0000H～ 07FFH 1＃ 01 00……00 11 ……11 0800H～ 0FFFH 2＃ 10 00……00 11 ……11 1000H～ 17FFH 3＃ 11 00……00 11 ……11 1800H～ 1FFFH 2022/5/31 121 ? 重復地址： A14A13＝ 00， 01， 10， 11 ? 0000H～ 07FFH： ? 2022H～ 27FFH， 4000H～ 47FFH， 6000H～ 67FFH ? 0800H～ 0FFFH： ? 2800H～ 2FFFH， 4800H～ 4FFFH， 6800H～ 6FFFH ? 1000H～ 17FFH： ? 3000H～ 37FFH， 5000H～ 57FFH， 7000H～ 77FFH ? 1800H～ 17FFH： ? 3800H～ 3FFFH， 5800H～ 5FFFH， 7800H～ 7FFFH 2022/5/31 122 4. 多種數據位輸出的組織問題 ? 多種數據的傳輸是指存儲器按照 CPU的指令要求，與 CPU間分別傳輸 8位、 16位、 32位或 64位數據的情況。那么 1個 8位、 2個 16位、 2個 32位、 1個 64位等信息的存儲地址應如何給出呢？ 2022/5/31 124 ?⑴ 無邊界規(guī)定 0000H 0008H 0010H 64位 /存儲周期 0020H 64 8 16 16 32 32 32 16 64 ? ? ? ? ? ? 0018H 2022/5/31 125 無邊界規(guī)定時存在的問題 ? 若地址分配不合理，則會出現兩個周期才能將數據傳送完畢的情況。 2022/5/31 129 ? 例：請用 2K 8bit的 SRAM設計一個 8K 16bit的存儲器 ， 要求： ⑴ 存儲器可以分別被控制訪問 8位和 16位數據 。 ? 條件： ① SRAM芯片除地址 、 數據線外 ， 控制信號有 （ 低電平有效 ） 、 （ 高電平讀 、 低電平寫 ） 。 2022/5/31 131 ? 為了符合整數邊界的要求，規(guī)定一個 16位的單元必須由一個 A0＝ 0和一個 A0＝ 1的存儲單元構成，即系統(tǒng)采用 低位交叉方式 編址；而一個 16位的數據必須存放在高位地址相同，低位分別為 A0＝ 0和 A0＝ 1的兩個單元中。 2022/5/31 132 邏輯表達式 B A0 PEven POdd 0 0 0 （選中） 0 （選中） 讀寫 16位 0 1 1 1 不讀寫 1 0 0 （選中） 1 讀寫低 8位 1 1 1 0（選中） 讀寫高 8位 2022/5/31 133 ?Peven＝ A0 ?Podd＝ A0?B Y0 Y1 Y2 Y3 A13 A12 2022/5/31 134 ? CS0＝ Y0＋ Peven CS1＝ Y0＋ Podd ? CS2＝ Y1＋ Peven CS3＝ Y1＋ Podd ? CS4＝ Y2＋ Peven CS5＝ Y2＋ Podd ? CS6＝ Y3＋ Peven CS7＝ Y3＋ Podd 每個芯片的片選信號 2022/5/31 135 CS 7 CS 6 CS 5 2 － 4 譯碼 A13 A12 M REQ =1 A0 B 1 ≥ 1 ≥ 1 ≥ 1 ≥ 1 ≥ 1 ≥ 1 ≥ 1 ≥ 1 1 Y0 Y1 Y2 Y3 Podd Pev en CS0 CS 1 CS2 CS3 CS4 2022/5/31 136 CS7 CS1 CS3 CS5 CS6 CS0 CS2 CS4 S RA M1 SR A M 0 SR A M3 SR A M 2 SR A M5 SR A M 4 SR A M7 SR A M 6 A11~A1 R/W D7~D0 D15~D8 2022/5/31 137 高速緩沖存儲器 (Cache) ? Cache在存儲體系中的地位和作用 ? 高速緩沖存儲器是位于主存與 CPU之間的高速小容量存儲器，用來存放程序中當前最活躍的程序和數據。 ? 如果把這一局部區(qū)域的程序和數據從主存復制到 Cache中，使 CPU能夠高速地在Cache中讀取指令和數據，就可大大提高CPU的訪存速度。 2022/5/31 141 . . . . . . . . . . . . 主存 主存塊號 塊 A1 塊 1 塊 0 . . . . . . . . . 塊 C1 塊 0 cache cache塊號 B個字 2022/5/31 142 ? 主存容量： A B個字 ? Cache容量： C B個字 ? 設 A＝ 2a， B＝ 2b， C＝ 2c ? 主存地址： ? Cache地址： 主存塊號 塊內地址 a位 b位 a+b位 cache塊號 塊內地址 c位 b位 c+b位 2022/5/31 143 Cache的命中 ? 根據程序局部性原理，可將包含 CPU馬上要訪問內容的主存塊調入 Cache塊中。 2022/5/31 144 Cache命中率 ? Cache命中率： CPU要訪問的內容在 Cache中的比率。 ? 一級（ L1） Cache ： CPU芯片內部的高速緩沖存儲器。容量小于主存，但編址方式、物理單元長度均與主存相同。 ? ② 塊內位移 （塊內偏移量） ? 用于確定所訪問的數據在塊中的位置。 ? 若不在 (Cache不命中 )，則通知訪問 Cache塊失效。在處理機每次訪問存儲器時，系統(tǒng)自動將地址轉換成 Cache中的地址。 ? ⑶ 為了加速調塊，一般將每個數據塊的容量規(guī)定為并行主存系統(tǒng)一個存儲周期所能訪問到的字數。