【正文】 第一版應省略 學術刊物文獻 序號 └─┘ 作者．文章名．學術刊物 名．年，卷（期）：引用部分起止頁 學術會議文獻 序號 └─┘ 作者．文章名．編者名．會議名稱，會議地址，年份．出版地，出版者， 出版年 :引用部分起止頁 學位論文類參考文獻 序號 └─┘ 研究生名．學位論文題目．出版地．學校（或研究單位）及學位論文級別．答 辯年份 :引用部分起止頁 西文文獻中第一個詞和每個實詞的第一個字母大寫，余者小寫；俄文文獻名第一個詞和專有名詞的第一個字母大寫，余者小寫；日文文獻中的漢字須用日文漢字，不得用中文漢字、簡化漢字代替。 經(jīng)濟、管理類論文引用文獻，若引用的是原話，要加引號，一般寫在段中；若引的不是原文只是原意，文前只需用冒號或逗號，而不用引號。 表 1 理工類論文層次代號及說明 層次名稱 示 例 說 明 章 第 1 章 □□??□ 章序及章名居中排，章序用阿拉伯數(shù)字 節(jié) □□??□ 題序頂格書寫，與標題間空 1 字，下面闡述內容另起一段 條 □□??□ 款 □□???□ □□??□□□□?? 題序頂格書寫，與標題間空 1 字，下面闡述內容在 標題后空 1 字接排 項 (1)□□?□ □□?□□?□□□□□□?? 題序空 2字書寫，以下內容接排，有標題者，闡述內容在標題后空 1字 ↑ ↑ 版心左邊線 版心右邊線 表 2 文管類論文層次代號及說明 章 節(jié) 條 款 項 一、□□□□□ （一）□□□□ 1.□□□□ □□□□□□□□□□□□□□□□□□□□□□□□□□□□□□ （ 1）□□□□ □□□□□□□□□□□□□□□□□□□□□ □□□□□□□□□□□ ①□□□□□ 居中書寫 空 2 字書寫 空 2 字書寫 空 2 字書寫 空 2 字書寫 ↑ ↑ 版心左邊線 版心右邊線 各層次題序及標題不得置于頁面的最后一行（孤行）。字數(shù)一般在 15 字以內，不得使用標點符 號。 正文章、節(jié)題目（理工類要求編寫到第 3 級標題，即□ .□ .□。摘要、目錄等文前部分的頁碼用羅馬數(shù)字單獨編排，正文以后的頁碼用阿拉伯數(shù)字編排 。頁眉的文字用五號宋體，頁眉文字下面為 2 條橫線（兩條橫線的長度與版芯尺寸相同，線粗 磅 ） 。論文正文滿頁為 29 行，每行 33 個字，字號為小四號 宋體，每頁版面字數(shù)為957 個，行間距為固定值 20 磅。 外語類 論文正文字數(shù) 8 000－ 10 000 個外文單詞。 附錄 如 開題報告 、文獻綜述、外文譯文及外文文獻復印件、公式的推導、程序流程圖、圖紙、數(shù)據(jù)表格等有些不宜放在正文中，但有參考價值的內容可編入論文的附錄中。但對于工程設計類論文，各種標準、規(guī)范和手冊可作為參考 文獻。論文中要注重引用近期發(fā)表的與論文工作直接有 關的學術期刊類文獻。 論文主體各章后應有一節(jié)“本章小結”。緒論只是文章的開頭，不必寫章號。 15 論文正文 論文正文包括緒論、論文主體及結論等部分。 摘要應扼要敘述論文的研究目的、研究方法、研究內容和主要結果或結論，文字要精煉，具有一定的獨立性和完整性，摘要一般應在 300 字左右。 論文結構及要求 論文包括題目、中文摘要、外文摘要、目錄、正文、參考文獻、致謝和附錄等幾部分。 參考文獻： [1] ARMSTRONG J R， FRAY F G. VHDL 設計表 示和綜合 [M].李宗伯，王蓉暉譯 .北京：機械工業(yè)出版社， 2021. 17 [2] SKAHILL VHDL 設計技術 [M].朱明程，孫普譯 .南京：東南大學出版社 ,1998. [3] 仇玉章 . 微型計算機系統(tǒng)接口技術 [M]. 南京：江蘇科技出版社 ,1997. 14 大學本科生畢業(yè)設計 （論文） 撰寫規(guī)范 本科生畢業(yè)設計（論文）是學生在畢業(yè)前提交的一份具 有一定研究價值和實用價值的學術資料。 5 結束語 VHDL 語言設計的出現(xiàn)從根本上改變了以往數(shù)字電路的設計模式 ,使電路設計由硬件設計轉變?yōu)檐浖O計 ,這樣提高了設計的靈活性 ,降低了電路的復雜程 度 ,修改起來也很方便。 end _receive10_arc。 15 elsif falling_edge() then Hold=39。 process(clr,) begin if clr=39。 else m:=m+1。039。 end if。039。 Num:=0。039。 Signal N:std_logic_vector(0 to 2) :=000。 13 architecture _receive10_arc of _receive10 is Signal Enable:std_logic :=39。 entity _receive10 is port(,clr,clk1,clk3:in std_logic。 接收電路的設計 串行接收電路首先要能判斷接收數(shù)據(jù)的到來，即每一幀的開始，然后對數(shù)據(jù)進行3次采樣，最后判決輸出。 end if。139。 else Clock1=39。 elsif (rising_edge(clk)) then count:=count+1。 architecture count625_arc of count625 is begin process(clk,en) variable count:integer range 0 to 625 :=0。 use 。 10 圖 2串行發(fā)送電路的 時序仿真 4 串行接收電路的設 計 接收電路比發(fā)送電路要復雜，接收電路要時實檢測起始位的到來，一旦檢測到起始位到，就要將這一幀數(shù)據(jù)接收下來。 時序仿真 選 EDA 工具，對 VHDL 源程序編譯。 end _arc。 count:=count+1。 serial=39。 architecture _arc of is begin process(clk) variable count:integer range 0 to 9 :=0。 entity Com is port(clk,en:in std_logic。用 VHDL 設計分頻器較簡單，在這里就不再給出源程序 了。 波特率發(fā)生器的設計 要產生 9600 波特率，要有一個不低于 9600 Hz 的時鐘才可以。 串行異步通信的波特率 串行口每秒發(fā)送或接收數(shù)據(jù) 的位數(shù)為波特率。另外校驗位也可以為 0校驗 或者 1校驗，即不管數(shù)據(jù)位中 1的個數(shù)是多少，校驗位始終為 0或者 1，如果在傳輸?shù)倪^程中校驗位發(fā)生了變化，這就提示出現(xiàn)了某類錯誤。通常數(shù)據(jù)位為 7位或 8位，如果要傳輸非ASCII 數(shù)據(jù)（假如使用擴展字符設置的文本或者二進制數(shù)據(jù)），數(shù)據(jù)位 格式就需要采用 8 位。 2 串口異步通信的幀格式和波特率 串行異步通信的幀格式 在串行異步通信中，數(shù)據(jù)位是以字符為傳送單位，數(shù)據(jù)位的前、后要有起始位、停止位，另外可以在停止位的前面加上一個比特位 (bit)的校驗位。其中電子設計自動化（ EDA）的關鍵技術之一就是可以用硬件描述語言（ HDL）來描述硬件電路。 5 目錄 1 引 言 ..........................................................................................錯誤 !未定義書簽。利用 VHDL 這些優(yōu)點和先進的 EDA 工具 ,根據(jù)具體的實際要求 ,我們可以自己來設計串口異步通信電路。 （ 4）學生應抱著嚴謹認真的態(tài)度積極投入到課程設計過程中，認真查閱相應文獻以及實現(xiàn)，給出個人分析、設計以及實現(xiàn)。 長沙理工大學 《計算機組成原理》課程設計報告 彭雙文 學 院 計算機與通信工程 專 業(yè) 網(wǎng)絡工程 班 級 網(wǎng)絡工程 0801 學 號 202158080221 學生姓名 彭雙文 指導教師 蔡爍 課程成績 完成日期 2021 年 12 月 31 日 2 課程設計任務書 計算機與通信工程 學院 計算機科學與技術 專業(yè) 課程 名稱 計算機組成原理課程設計 時間 2021～ 2021 學年第一學期 17～ 18 周 學生姓名 彭雙文 指導老師 陳沅濤 題 目 1. 基于 VHDL 的異步串行通信電路設計 主要內容： 分析異步串行通信的幀格式，利用 VHDL 語言設計出異步串行通信電路，并通過計算機仿真和實驗證明了設計的正確性。 （ 3）學按要求編寫課程設計報告書，能正確闡述設計和實驗結 果。 3 課程設計成績評定 學 院 計算機通信工程 專 業(yè) 網(wǎng)絡工程 班 級 網(wǎng)絡 0801 班 學 號 202158080221 學生姓名 彭雙文 指導教師 蔡爍 課程成績 完成日期 2021 年 12月 31 日 指導教師對學生在課程設計中的評價 評分項目 優(yōu) 良 中 及格 不及格 課程設計中的創(chuàng)造性成果 學生掌握課程內容的程度 課程設計完成情況 課程設計動手 能力 文字表達 學習態(tài)度 規(guī)范要求 課程設計論文的質量 指導教師對課程設計的評定意見 綜合成績 指導教師簽字 年 月 日 4 基 于 VHDL 的異步串行通信電路設計 學生： 彭雙文 指導老師： 蔡爍 摘要： VHDL 支持硬件的設計、驗證、綜合和測試 ,以及硬件設計數(shù)據(jù)的交換、維護、修改和硬件的實現(xiàn) ,具有描述能力強、生命周期長、支持大規(guī)模設計的分解和已有設計的再利用等優(yōu)點。 Based on VHDL asynchronous serial munication circuit design Student: PengShuangWen guide teacher: CAI heartburn Abstract VHDL support hardware design of, validation, prehensive and test, and hardware design data exchange, maintenance, modify and hardware implementation, has described ability strong, life cycle is long, support largescale design of deposition and reusing existing design etc. These strengths and advanced by VHDL EDA tools, depending on the actual requirements, we can design a serial port asynchronous munication circuit. This course design analysis asynchronous serial munication frame format, using VHDL asynchronous serial munication circuit designed, and through puter simulation and experimental results prove the correctness of the design. Keywords： Asynchronous serial munication， VHDL， EDA， simulation。目前數(shù) 字系統(tǒng)的設計可以直接面向用戶需求，根據(jù)系統(tǒng)的行為和功能