【正文】 9。 signal counter: std_logic_vector(1 downto 0)。 復(fù)位信號 opt: in std_logic。 use 。 感謝電子信息工程專業(yè)的各位同學(xué)，與他們的交流使我受益頗多。老師的諄諄教導(dǎo)，同學(xué)的出謀劃策和家長的支持鼓勵，是我堅(jiān)持完成論文的動力源泉。弗拉內(nèi)希奇 (Zvonko Vranesic).數(shù)字邏輯設(shè)計(jì) (VHDL)基礎(chǔ)（ Fundamentals of Digital Logic with VHDL Design） [M].機(jī)械工業(yè)出版社， 2021. [11] Henry Tulkens .Efficiency Dominance Analysis (EDA): Basic Methodology .[M].2021. 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計(jì) 17 致 謝 畢業(yè)論文的完成，這意味著我在學(xué)校四年的學(xué)習(xí)生活即將結(jié)束，回首既往，自己一生最寶貴的時光能在這樣的校園之中，能在眾多學(xué)富五車、才華橫溢的老師們的熏陶下度過，實(shí)是榮幸之極?？傊?，這次實(shí)習(xí)培養(yǎng)了自己獨(dú)立分析問題和解決問題的能力以及培養(yǎng)創(chuàng)新能力和創(chuàng)新思維。這樣的分工合作讓我受益頗豐，彼此進(jìn)行交流會感到從對方那里學(xué)到了不少東西。 管腳連接對應(yīng)表 圖 44 管腳連接對應(yīng)表 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計(jì) 13 硬件實(shí)物圖 圖 45 硬件實(shí)物圖 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計(jì) 14 圖 46 硬件實(shí)物圖 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計(jì) 15 5 總結(jié) 我認(rèn)為自己在這次設(shè)計(jì)中收獲很多。 (2) LED 數(shù)碼管顯示： P3 的三個接口通過 74HC139 與數(shù)碼管的片選端相連，控制顯示的塊， P1 口與 74HC245 驅(qū)動芯片相連，實(shí)現(xiàn)對數(shù)碼管的數(shù)值輸入。 因此在電路結(jié)構(gòu)上，時序邏輯電路包含組合電路和存儲電路兩個組成部分，而存儲電路必不可少。 圖 31 花型循環(huán)轉(zhuǎn)變示意原理圖 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計(jì) 7 循環(huán)彩燈的整體結(jié)構(gòu)框圖如下圖所示： 圖 32 循環(huán)彩燈整體結(jié)構(gòu)圖 細(xì)化數(shù)據(jù)子系統(tǒng)結(jié)構(gòu)的控制圖如下圖所示： 圖 33 細(xì)化數(shù)據(jù)子系統(tǒng)結(jié)構(gòu)控制圖 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計(jì) 8 時序控制電路設(shè)計(jì) 在時序邏輯電路中，任意時刻的輸出不但和當(dāng)前輸入有關(guān)，還與系統(tǒng)的原先狀態(tài)有關(guān)，即時序電路的當(dāng)前輸出由輸入變量與電路原先的狀態(tài)共同決定。 我們假 設(shè)時序控制電路所產(chǎn)生的控制時鐘信號的快慢兩種節(jié)奏分別為輸入時鐘信號頻率的 1/4 和 1/8，因而輸出時鐘控制信號可以通過對輸入時鐘的計(jì)數(shù)來獲得。系統(tǒng)框圖如： 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計(jì) 4 圖 21 系統(tǒng)總體框圖 ：時序控制電路模塊和顯示電路模塊，時序控制電路是根據(jù)輸入信號的設(shè)置得到相應(yīng)的輸出信號，并將此信號作為顯示電路的時鐘信號；顯示電路輸入時鐘信號的周期，有規(guī)律的輸出設(shè)定的十六種彩燈變化類型 [7]。四選一控制器從分頻器選擇不同頻率的時鐘信號輸送到彩燈花樣控制器 ,從而達(dá)到控制彩燈閃爍速度的快慢 ,時間選擇器控制每種速度維持的時間長短。 設(shè)計(jì)原理 用 VHDL 進(jìn)行設(shè)計(jì) ,首先應(yīng)該了解 ,VHDL 語言一種全方位硬件描述語言 ,包括系統(tǒng)行為級 ,寄存?zhèn)鬏敿壓瓦壿嬮T級多個設(shè)計(jì)層次。這些控制裝置均運(yùn)用計(jì)算機(jī)技術(shù)、電子技術(shù)和聲光技術(shù)，對被控?zé)艄庀到y(tǒng)按設(shè)定的變化方案進(jìn)行亮、滅燈控制，形成各種燈光圖案，有時還配以和諧的音樂，達(dá)到令人嘆為觀止的光、聲、色的綜合藝術(shù)效果。 EDA 代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向 ,其基本特征是設(shè)計(jì)人員以計(jì)算機(jī)為工具 ,按照自頂向下的設(shè)計(jì)方法 ,對整個系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分 ,由硬件描述語言完成系統(tǒng)行為級設(shè)計(jì) ,利用先進(jìn)的開發(fā)工具自動完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局布線（ PAR， Place And Route）、仿真及特定目標(biāo)芯片的適配編譯和編程下載 ,這被稱為數(shù)字邏輯電路的高層次設(shè)計(jì)方法 [5]。仿真通過，即可 下載到指定的 CPLD基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計(jì) 2 芯片里面，并進(jìn)行實(shí)際連線，進(jìn)行最后的硬件測試。應(yīng)充分利用 VHDL“自頂向下”的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概念，層 次概念對于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用的。 (3) 可讀性好 ,有利于交流 ,適合于文檔保存 。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級用 VHDL 對電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯，然后在系統(tǒng)一級進(jìn)行驗(yàn)證，最后再用邏 輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的CPLD 器件中去，從而實(shí)現(xiàn)可編程的專用集成電路（ ASIC）的設(shè)計(jì) 。 VHDL。 本次設(shè)計(jì)采用了自頂向下的設(shè)計(jì)方法，即從系統(tǒng)總體要求出發(fā)，自上至下 地將設(shè)計(jì)任務(wù)分解為不同的功能模塊，最后將各功能模塊連接形成頂層模塊，完成系統(tǒng)硬件的整體設(shè)計(jì)。 分類號 密級 UDC 畢 業(yè) 設(shè) 計(jì) 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計(jì) 學(xué)生姓名 王子正 學(xué)號 202102305432 指導(dǎo)教師 王學(xué)玲 系（中心） 信息工程系 專 業(yè) 電子信息工程 年級 2021 級 論文答辯日期 2021 年 5 月 17 日 青 島 工 學(xué) 院 基于 VHDL的節(jié)日彩燈控制系統(tǒng)設(shè)計(jì) 完成日期： 指導(dǎo)教師簽字： 答辯小組成員簽字： I 基于 VHDL的節(jié)日彩燈控制系統(tǒng)設(shè)計(jì) 摘 要 隨著科學(xué)技術(shù)的發(fā)展 ,在現(xiàn)代生 活中 ,節(jié)日彩燈作為一種景觀裝飾被應(yīng)用的領(lǐng)域越來越廣泛。整個過程通過 EDA 工具自動完成，大大減輕了設(shè)計(jì)人員的工作強(qiáng)度，提高了設(shè)計(jì)質(zhì)量，減少了出錯的機(jī)會。 關(guān)鍵詞： EDA 技術(shù)； VHDL 語言； CPLD 芯片； 彩燈控制 II Based on VHDL festival lights control system design Abstract With the development of science and technology in the modern life, holiday lights as a landscape decoration application field is more and more widely. With the development of electronic technology, application system toward miniaturization, quickly, high capacity, light weight the direction of development, EDA and application of technology electronic products and system development caused by the revolutionary transformation. VHDL as a programmable logic devices standard language description, and a strong ability of coverage, abstract, and a strong ability in the actual application of more and more widely, also make people can from heavy design work freed, improve the design efficiency, reduce product development cycles. The whole process through the EDA tools automatically, greatly reduced design personnel working strength, improve the design quality and reducing the chance of error. The design has adopted the topdown design method, that is, from the demand of the whole system, since the earth to design task deposition for different function module and will last the function module connected to toplevel module, plete the integral design of the system hardware. This paper expounds the way technology based on EDA more lights controller design and analysis, and in Quartus II by VHDL implementation environment, out the CPLD for product development can be flexible to module configuration, greatly reducing the product development cycle, also be helpful for products to miniaturization, integrated the direction of development. Based on VHDL and discusses the CPLD digital system design thought and realization process. Keywords: EDA。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法 ， VHDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向 下 (Top to Down)和基于 庫 (LibraryBased)的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。 (2) 獨(dú)立實(shí)現(xiàn) ,修改方便 ,系統(tǒng)硬件描述能力強(qiáng) 。 用 VHDL 進(jìn)行設(shè)計(jì)，首先應(yīng)該理解， VHDL 語言是一種全方位硬件描述語言，包括系統(tǒng)行為級，寄存器傳輸級和邏輯門級多個設(shè)計(jì)層次。當(dāng)各個模塊均完成上述操作之后，即可利MAXPLLUS2 的原理圖輸入，調(diào)用各個元器件 (底層文件 )，以原理圖的形式形成最后的十六路彩燈顯示系統(tǒng) (頂層文件 )，并且進(jìn)行仿真。利用 EDA工具 ,電子設(shè)