【文章內(nèi)容簡介】 用不十分熟悉，使元件的排版和線路的布局不十分和諧。 雖然在總體過程中進行的還算順利但還是發(fā)現(xiàn)自己有許 多的不足。我覺得自己對電子設(shè)計相關(guān)方面的了解所知道的真是太少了，在查資料時有時遇到的東西是自己從未聽說過的，感覺自己就像個小蝦在大海里游，所了解和知道的東西是那么的膚淺?？傊?，這次實習培養(yǎng)了自己獨立分析問題和解決問題的能力以及培養(yǎng)創(chuàng)新能力和創(chuàng)新思維。還有通過這次學習，讓我對各種電路都有了大概的了解，所以說，坐而言不如立而行，對于這些電路還是應(yīng)該自己動手實際操作才會有深刻理解。 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計 16 參考文獻 [1] 潘松，黃繼業(yè) .EDA 技術(shù)實用教程 [M].北京：科學出版社， 2021. [2] 康華光 .電子技術(shù)基礎(chǔ) (數(shù)字部分 )[M].北京：高等教育出版社， 2021 [3] 馬或 ,王丹利，王麗英 .CPLD/FPGA 可編程邏輯器件實用教程 [M].北京：機械工業(yè)出版社，2021. [4] 侯伯亨，顧新 .VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計 [M]西安：西安電子科技大學出版社，2021. [5] 李國麗，朱維勇，欒銘 .EDA 與數(shù)字系統(tǒng)設(shè)計 [M].北京：機械工業(yè)出版社， 2021. [6] 盧毅，賴杰 .VHDL 與數(shù)字電路設(shè)計 [M].北京：科學出版社， 2021. [7] 李志，田永清，朱伯英 .VHDL 的設(shè) 計特點與應(yīng)用研究 [J].微型電腦應(yīng)用， 2021(10)： 5 8. [8] 周潤景，圖雅，張麗敏 .基于 Quartus II 的 FPGA/CPLD 數(shù)字系統(tǒng)設(shè)計實例 [M].北京：電子工業(yè)出版社， 2021. [9] 呂曉蘭 .基于 VHDL 實現(xiàn)的 16 路彩燈控制系統(tǒng) [J].電子技術(shù)， 2021(2)： 57 59. [10] 斯蒂芬布朗 (Stephen Brown)， 茲翁科弗拉內(nèi)希奇 (Zvonko Vranesic).數(shù)字邏輯設(shè)計 (VHDL)基礎(chǔ)（ Fundamentals of Digital Logic with VHDL Design） [M].機械工業(yè)出版社， 2021. [11] Henry Tulkens .Efficiency Dominance Analysis (EDA): Basic Methodology .[M].2021. 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計 17 致 謝 畢業(yè)論文的完成，這意味著我在學校四年的學習生活即將結(jié)束，回首既往，自己一生最寶貴的時光能在這樣的校園之中，能在眾多學富五車、才華橫溢的老師們的熏陶下度過，實是榮幸之極。在這三年的時間里，我在學習上和思想上都受益匪淺。除了自身的努力外，與各位老師、同學和朋友的關(guān)心支持是分不開的。 論文的寫作是枯燥艱辛而又富有挑戰(zhàn)性的。老師的諄諄教導，同學的出謀劃策和家長的支持鼓勵，是我堅持完成論文的動力源泉。在此，我特別要感謝我的指導老師 王學玲。從論文的選題，文獻的采集，框架的設(shè)計，結(jié)構(gòu)的布局到最終論文的定稿，她都費盡心血。沒有王老師的辛苦栽培，諄諄教誨，就沒有我論文的順利完成。 感謝電子信息工程專業(yè)的各位同學，與他們的交流使我受益頗多。最后要感謝的是我的家人以及朋友對我的理解、支持、鼓勵和幫助，正是因為有了他們，我所做的一切才更加有意義。也正是因為有了他們，我才有了追求進步的勇氣和信心。 時間的倉促及自身專業(yè)水平的不足，整篇論文肯定存在尚未發(fā)現(xiàn)的缺點和錯誤，懇請閱讀此篇論文的老師指出，不勝感激！ 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計 18 附錄： 時序控制 電路設(shè)計 library ieee。 use 。 use 。 entity metronome is 定義實體 port( clk: in std_logic。 時鐘信號 clr: in std_logic。 復位信號 opt: in std_logic。 快慢控制信號 clkout: out std_logic 輸出時鐘信號 )。 end metronome。 architecture rtl of metronome is signal clk_tmp: std_logic。 signal counter: std_logic_vector(1 downto 0)。 定義計數(shù)器 begin process(clk,clr,opt) begin if clr=39。139。 then 清零 clk_tmp=39。039。 counter=00。 elsif clk39。event and clk=39。139。 then if opt=39。039。 then 四分頻，快節(jié)奏 if counter=01 then counter=00。 clk_tmp=not clk_tmp。 else counter=counter+39。139。 end if。 else 八分頻，慢節(jié)奏 if counter=11 then counter=00。 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計 19 clk_tmp=not clk_tmp。 else counter=counter+39。139。 end if。 end if。 end if。 end process。 clkout=clk_tmp。 輸出分頻后的信號 end rtl。 顯示模塊設(shè)計 library ieee。 use 。 entity output is port( clk: in std_logic。 輸入時鐘信號 clr: in std_logic。 復位信號 led: out std_logic_vector(15 downto 0))。 彩燈輸出 end output。 architecture rtl of output is type states is 狀態(tài)機狀態(tài)列舉 (s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14,s15)。 signal state: states。 begin process(clk,clr) begin if clr=39。139。then state=s0。 led=0000000000000000。 elsif clk39。event and clk=39。139。then case state is 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計 20 when s0= state=s1。 when s1= state=s2。 led=0001000100010001。 when s2= state=s3。 led=0010001000100010。 when s3= state=s4。 led=0011001100110011。 when s4= state=s5。 led=0100010001000100。 when s5= state=s6。 led=0101010101010101。 when s6= state=s7。 led=0110011001100110。 when s7= state=s8。 led=0111011101110111。 when s8= state=s9。 led=1000100010001000。 when s9= state=s10。 led=1001100110011001。 when s10= state=s11。 led=1010101010101010。 when s11= state=s12。 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計 21 led=1011101110111011。 when s12= state=s13。 led=1100110011001100。 when s13= state=s14。 led=1101110111011101。 when s14= state=s15。 led=1110111011101110。 when s15= state=s1。 led=1111111111111111。 end case。 end if。 end process。 end rtl。 頂層模塊設(shè)計 library ieee。 use 。 entity cotop is port ( clk: in std_logic。 clr: in std_logic。 opt:in std_logic。 led: out std_logic_vector(15 downto 0))。 八路彩燈輸出 end colorled。 architecture rtl of colorled is ponent metonome is 定義元件：時序控制電路 port( 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計 22 clk: in std_logic。 clr: in std_logic。 opt:in std_logic。 clkout: out std_logic)。 end ponent metonome。 ponent output is 定義元件：顯示電路 port( clk: in std_logic。 clr: in std_logic。 led: out std_logic_vector(7 downto 0))。 end ponent output。 signal clk_tmp: std_logic。 begin u1:metonome port map(clk,clr,opt,clk_tmp)。 例化時序控制模塊 u2:output port map(clk_tmp,clr,led)。 例化顯示電路模塊 end rtl。 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計