【正文】 VHDL 語言標(biāo)準(zhǔn)、規(guī)范、移植性強 。 隨著科學(xué)技術(shù)的發(fā)展以及人民生活水平的提高 ,在現(xiàn)代生活中 , 彩燈作為一種裝飾既可以增強人們的感觀 ,起到廣告宣傳的作用 ,又可以增添節(jié)日氣氛 ,為人們的生活增添亮麗 [6]。 用 VHDL 進行設(shè)計，首先應(yīng)該理解， VHDL 語言是一種全方位硬件描述語言，包括系統(tǒng)行為級，寄存器傳輸級和邏輯門級多個設(shè)計層次。應(yīng)充分利用 VHDL“自頂向下”的設(shè)計優(yōu)點以及層次化的設(shè)計概念，層 次概念對于設(shè)計復(fù)雜的數(shù)字系統(tǒng)是非常有用的。整個系統(tǒng)共有三個輸入信號：控制彩燈節(jié)奏快慢的基準(zhǔn)時鐘信號 CLK_IN，系統(tǒng)清零信號 CLR，彩燈節(jié)奏快慢選擇開關(guān) CHOSE_KEY；共有 16 個輸出信號 LED[15..0]，分別用于控制十六路彩燈。據(jù)此，我們可將整個彩燈控制器 CDKZQ 分為兩大部分：時序控制電路 SXKZ 和顯示控制電路 XSKZ。當(dāng)各個模塊均完成上述操作之后，即可利MAXPLLUS2 的原理圖輸入，調(diào)用各個元器件 (底層文件 )，以原理圖的形式形成最后的十六路彩燈顯示系統(tǒng) (頂層文件 )，并且進行仿真。仿真通過，即可 下載到指定的 CPLD基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計 2 芯片里面，并進行實際連線，進行最后的硬件測試。當(dāng)然，可以將各個模塊所生成的元件符號存放在元件庫中，以被其他人或其他的設(shè)計所重復(fù)調(diào)用，以簡化后面的設(shè)計 [6]。 EDA 概述 EDA 是電子設(shè)計領(lǐng)域的一場革命 ,它源于計算機輔助設(shè)計（ CAD， Computer Aided Design）、計算機輔助制造（ CAM， Computer Aided Made）、計算機輔助測試（ CAT，Computer Aided Test）和計算機輔助工程（ CAE， Computer Aided Engineering）。利用 EDA工具 ,電子設(shè)計師從概念、算法、協(xié)議開始設(shè)計電子系統(tǒng) ,從電路設(shè)計、性能分析直到 IC版圖或 PCB 版圖生成的全過程均可在計算機上自動完成。 EDA 代表了當(dāng)今電子設(shè)計技術(shù)的最新發(fā)展方向 ,其基本特征是設(shè)計人員以計算機為工具 ,按照自頂向下的設(shè)計方法 ,對整個系統(tǒng)進行方案設(shè)計和功能劃分 ,由硬件描述語言完成系統(tǒng)行為級設(shè)計 ,利用先進的開發(fā)工具自動完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局布線（ PAR， Place And Route）、仿真及特定目標(biāo)芯片的適配編譯和編程下載 ,這被稱為數(shù)字邏輯電路的高層次設(shè)計方法 [5]。 作為現(xiàn)代電子系統(tǒng)設(shè)計的主導(dǎo)技術(shù) ,EDA 具有兩個明顯特征：即并行工程（ Concurrent Engineering）設(shè)計和自頂向下（ Topdown）設(shè)計。其基本思想是從系統(tǒng)總體要求出發(fā) ,分為行為描述（ Behaviour Description）、寄存器傳輸級（ RTL， Register Transfer Level）描述、邏輯綜合（ Logic Synthesis）三個層次 ,將設(shè)計內(nèi)容逐步細(xì)化 ,最后完成整體設(shè)計 ,這是一種全新的設(shè)計思想與設(shè)計理念 [1]。 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計 3 2 設(shè)計內(nèi)容和任務(wù) 功能描述 隨著科技日新月異的發(fā)展，在現(xiàn)代生活中，彩燈作為一種景觀，安置在建筑物的適當(dāng)?shù)胤揭皇亲鳛檠b飾添加氣氛，二是有一種廣告宣傳的作用對動態(tài)燈光實時控制的裝置很多，如電腦編程 4 路彩燈控制器、 CEC 電腦彩燈控制器、 EPROM 程控編碼彩燈控制器和計算機燈光控制系統(tǒng)。這些控制裝置均運用計算機技術(shù)、電子技術(shù)和聲光技術(shù)，對被控?zé)艄庀到y(tǒng)按設(shè)定的變化方案進行亮、滅燈控制，形成各種燈光圖案，有時還配以和諧的音樂，達到令人嘆為觀止的光、聲、色的綜合藝術(shù)效果。 在電路中以 1 代表燈亮，以 0 代表燈滅，由 0,1 按不同的規(guī)律組合代表不同的燈 光圖案 ,同時使其選擇不同的頻率 ,從而實現(xiàn)多種圖案多種頻率的花樣功能顯示。在該電路中只需簡單的修改程序就可以靈活地調(diào)整彩燈圖案和變化方式。本次設(shè)計的十六路彩燈控制系統(tǒng)設(shè)定有十六種花樣變化 ,這十六種花樣可以進行自動切換。 設(shè)計原理 用 VHDL 進行設(shè)計 ,首先應(yīng)該了解 ,VHDL 語言一種全方位硬件描述語言 ,包括系統(tǒng)行為級 ,寄存?zhèn)鬏敿壓瓦壿嬮T級多個設(shè)計層次。應(yīng)充分利用 VHDL “自頂向下” 的設(shè)計優(yōu)點以及層次化的設(shè)計概層次概念對于設(shè)計復(fù)雜的數(shù)字系統(tǒng)是非常有用它使得人們可以從簡單的單元入手 ,逐漸構(gòu)成 龐大而復(fù)雜的系統(tǒng) [2] 。 首先應(yīng)進行系統(tǒng)模塊的劃分 ,規(guī)定每一模塊的功能以及各個模塊之間的接口。最終設(shè)計方案為 :以一個十六路彩燈花樣控制器、 一個四頻率輸出分頻器 ,一個四選一控制器和一個時間選擇器總共四部分來完成設(shè)計。四選一控制器從分頻器選擇不同頻率的時鐘信號輸送到彩燈花樣控制器 ,從而達到控制彩燈閃爍速度的快慢 ,時間選擇器控制每種速度維持的時間長短。整個十六路彩燈控制系統(tǒng)設(shè)計的模塊圖如圖所示。 ，十六種彩燈能循環(huán)變化，有清零開關(guān)，可以變化彩燈閃動頻率即是可以選擇快慢兩種節(jié)拍 。 ，分別為控制快慢的信號 OPT,復(fù)位清零信號 CLR,輸出信號是 16 路彩燈輸出狀態(tài)。系統(tǒng)框圖如： 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計 4 圖 21 系統(tǒng)總體框圖 ：時序控制電路模塊和顯示電路模塊，時序控制電路是根據(jù)輸入信號的設(shè)置得到相應(yīng)的輸出信號，并將此信號作為顯示電路的時鐘信號；顯示電路輸入時鐘信號的周期，有規(guī)律的輸出設(shè)定的十六種彩燈變化類型 [7]。 與其它硬件設(shè)計方法相比，用 VHDL 進行工程設(shè)計的優(yōu)點是多方面的：具有很強的行為描述能力，支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用，可讀性好，易于修改 和發(fā)現(xiàn)錯誤，可以使用仿真器對 VHDL 源代碼進行仿真允許設(shè)計者不依賴于器件，容易發(fā)現(xiàn)設(shè)計中出現(xiàn)的問題，以便及時處理。實現(xiàn)了設(shè)計與工藝無關(guān)，可移植性好，上市時間快，成本低， ASIC 移植等優(yōu)點 [4]。 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計 5 3 具體設(shè)計過程 模塊設(shè)計 時序控制模塊： CLK 為輸入時鐘信號，電路在時鐘上升沿變化； CLR 為復(fù)位清零信號，高電平有效，一旦有效時，電路無條件的回到初始狀態(tài)； OPT 為頻率快慢選擇信號，低電平節(jié)奏快，高電平節(jié)奏慢； CLKOUT 為輸出信號， CLR 有效時輸出為零，否則，隨 OPT 信號的變化而改變。 我們假 設(shè)時序控制電路所產(chǎn)生的控制時鐘信號的快慢兩種節(jié)奏分別為輸入時鐘信號頻率的 1/4 和 1/8，因而輸出時鐘控制信號可以通過對輸入時鐘的計數(shù)來獲得。當(dāng) opt為低電平時，輸出沒經(jīng)過兩個時鐘周期進行翻轉(zhuǎn)，實現(xiàn)四分頻的快節(jié)奏；當(dāng) opt 為高電平時，輸出每經(jīng)過四個時鐘周期進行翻轉(zhuǎn)，實現(xiàn)把八分頻的慢節(jié)奏。 顯示控制電路的模塊框圖如圖所示，輸入信號 clk和 clr的定義與時序控制電路一樣，輸入信號 led[15...0]能夠循環(huán)輸出 16 路彩燈 16 種不同狀態(tài)的花型。對狀態(tài)的所對應(yīng)的彩燈輸出花型定義如下： S0:0000000000000000 S1:0001000100010001 S2:0010001000100010 S3:0011001100110011 S4:0100010001000100 S5:0101010101010101 S6:0110011001100110 S7:0111011101110111 S8:1000100010001000 S9:1001100110011001 S10:1010101010101010 S11:1011101110111011 S12:1100110011001100 S13:1101110111011101 S14:1110111011101110 S15 :1111111111111111 多路彩燈在多種花型之間的轉(zhuǎn)換可以通過狀態(tài)機實現(xiàn)，當(dāng)復(fù)位信號 clr 有效時，彩燈恢復(fù)初始狀態(tài) s0，否則，每個時鐘周期，狀態(tài)都將向下一個狀態(tài)發(fā)生改變，并對應(yīng)輸基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計 6 出的花型，這里的時鐘周期即時時序控制電路模塊產(chǎn)生的輸出信號，它根據(jù) opt 信號的不同取值得到兩種快慢不同的時鐘頻率 [11]。 圖 31 花型循環(huán)轉(zhuǎn)變示意原理圖 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計 7 循環(huán)彩燈的整體結(jié)構(gòu)框圖如下圖所示： 圖 32 循環(huán)彩燈整體結(jié)構(gòu)圖 細(xì)化數(shù)據(jù)子系統(tǒng)結(jié)構(gòu)的控制圖如下圖所示： 圖 33 細(xì)化數(shù)據(jù)子系統(tǒng)結(jié)構(gòu)控制圖 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計 8 時序控制電路設(shè)計 在時序邏輯電路中，任意時刻的輸出不但和當(dāng)前輸入有關(guān)，還與系統(tǒng)的原先狀態(tài)有關(guān)，即時序電路的當(dāng)前輸出由輸入變量與電路原先的狀態(tài)共同決定。 而在組合邏輯電路中，任意時刻的輸出僅僅取決于該時刻的輸入，與電路原來的狀態(tài)無關(guān)。因此為實現(xiàn)時序邏輯電路的設(shè)計目的，時序邏輯電路從某一狀態(tài)進入下一狀態(tài)時，必須首先設(shè)法“記住”原先的狀態(tài)。故作為時序邏輯電路的基本特征，時序邏輯電路應(yīng)具有 “記憶”功能。 因此在電路結(jié)構(gòu)上，時序邏輯電路包含組合電路和存儲電路兩個組成部分，而存儲電路必不可少。并且，在數(shù)字電路和計算機系統(tǒng)中，常用時序邏輯電路組成各種寄存器、存儲器、計數(shù)器等，而觸發(fā)器則是時序電路最常用的記憶元件 [10]。 圖 34 時序控制原理圖 顯示模塊設(shè)計 一個針振電路、一個復(fù)位電路、一個 AT89C52 單片機作為控制電路， P 口接上拉電阻。 (1) 單個 LED 顯示：單片機的 P1 口與 8 個發(fā)光二極管的陰極相連，發(fā)光二極管的陽極接 +5 的電壓源，通過對 P1 口的調(diào)節(jié)控制及其顯示效果。 (2) LED 數(shù)碼管顯示： P3 的三個接口通過 74HC139 與數(shù)碼管的片選端相連，控制顯示的塊， P1 口與 74HC245 驅(qū)動芯片相連，實現(xiàn)對數(shù)碼管的數(shù)值輸入。 (3) 16*16 點陣顯示：點陣的列由 P3 口的低四位與 74HC154(416 譯碼器 )相連，通過改變 P3 口低四位的值來實現(xiàn)對點陣列的控制， P0 口接 74HC245 驅(qū)動芯片，控制點陣上半部分點陣的行， P2 口接 74HC245 驅(qū)動芯片，控制點陣下半部分的行，共同達到對 16*16 點陣行顯示的控制 [9] 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計 9 圖 35 顯 示模塊器件圖 頂層模塊設(shè)計 圖 36 頂層模塊原理圖 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計 10 4 系統(tǒng)的物理實現(xiàn) 基于 VHDL 的系統(tǒng)實現(xiàn) 其仿真波形如 下： 時序控制模塊仿真波形 圖 41 時序控制模塊仿真波形 從圖中可以看出，當(dāng)復(fù)位信號為高電平時，電路時鐘輸出清零，當(dāng)快慢信號 opt 為低電平時，時序控制電路四分頻起作用，當(dāng)快慢信號 opt 為高電平時，時序控制電路八分頻起作用，仿真結(jié)果符合電路要求 [8]。 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計 11 顯示模塊仿真波形 圖 42 顯示模塊仿真波形 當(dāng)復(fù)位信號有效時彩燈輸出為零，否 則，顯示電路在十六種不同狀態(tài)間轉(zhuǎn)換。 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計 12 多路彩燈控制仿真波形 圖 43 多路彩燈控制仿真波形 從圖中可以看出當(dāng) opt 為高電平時彩燈狀態(tài)轉(zhuǎn)換慢，為低電平時轉(zhuǎn)換要快，當(dāng)復(fù)位信號有效時，所用輸出都清零。 管腳連接對應(yīng)表 圖 44 管腳連接對應(yīng)表 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計 13 硬件實物圖 圖 45 硬件實物圖 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計 14 圖 46 硬件實物圖 基于 VHDL 的節(jié)日彩燈控制系統(tǒng)設(shè)計 15 5 總結(jié) 我認(rèn)為自己在這次設(shè)計中收獲很多。剛拿到題目感到很無措，但自知這是課程要求，自己只能硬著頭皮去做。到 圖書館找資料上網(wǎng)查，剛開始可能是自己選擇的方法不對找到的資料很少，所以自己又將課本譯碼器、數(shù)據(jù)選擇器等一些芯片的組成和工作原理看了一遍，感覺當(dāng)你帶著目的去看書，就會有不一樣的收獲。在確定了所選元器件后，我和同伴進行分工，我進行的是控制子系統(tǒng)部分相關(guān)的設(shè)計，而他則是數(shù)據(jù)子系統(tǒng)的相關(guān)設(shè)計。這樣的分工合作讓我受益頗豐，彼此進行交流會感到從對方那里學(xué)到了不少東西。由于是第一次使用對于有些功能還不是十分了解，對軟件的應(yīng)