【正文】 大部分組成。首先單擊 ―Assignments‖菜單 下的 ―Settings‖命令，單擊左側(cè)標(biāo)題欄中的 ―Simulator‖選項(xiàng)后，在右側(cè)的 ―Simulation mode‖的下拉菜單中選擇 ―Functional‖選項(xiàng)即可（軟件默認(rèn)的是 ―Timing‖選項(xiàng)），單擊 ―OK‖按鈕后完成設(shè)置。 3） 編輯輸入信號并保存文件。單擊 ―File‖菜單下的 ―New‖命令，在彈出的 ―New‖對話框中選擇 ―Other Files‖頁面，選擇 ―Vector Waveform File‖后單擊 ―OK‖按鈕，彈出矢量波形編輯窗口。功能仿真是在設(shè)計(jì)輸入之后，綜合和布局布線之前的仿真，不考慮電路的邏輯和門 電路的時(shí)間延時(shí)，著重考慮電路在理想環(huán)境下的行為和預(yù)期設(shè)計(jì)效果的一致性。單擊水平工具條上的編譯按鈕或選擇菜單 Processing 下的 Start Complilation，開始編譯，并伴隨著進(jìn)度不斷地變化，編譯完成后出現(xiàn)信息窗口。在程序編輯區(qū)內(nèi)編寫程序。 本課題采用文本方式輸入實(shí)現(xiàn) : （ 1） 建立文件。 Altera 致力于提供電路設(shè)計(jì)人員都非常熟悉的邏輯開發(fā)環(huán)境。 Quartus II 包括模塊化的編譯器 ， 在對設(shè)計(jì)進(jìn)行處理時(shí)可以進(jìn)行全編譯，也可以單獨(dú)運(yùn)行其中的某個(gè)功能模塊。 Quartus II 提供了完整的多平臺設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要。 END 實(shí)體名 。庫用于存放已編譯的實(shí)體、結(jié)構(gòu)體、包集合和配置。 2. VHDL的程序結(jié)構(gòu) 實(shí)體和結(jié)構(gòu)體是 VHDL設(shè)計(jì)文件的兩個(gè)基本組成部分。 （ 3）功能仿真。 （ 2）設(shè)計(jì)輸入。 ? 具有向 ASIC 移植的能力。 VHDL的特點(diǎn)： ? 功能強(qiáng)大，描述力強(qiáng)。運(yùn)用 VHDL 語言設(shè)計(jì)系統(tǒng)一般采用自頂向下分層設(shè)計(jì)的方法，首先從系統(tǒng)級功能設(shè)計(jì)開始，對系統(tǒng)高層模塊進(jìn)行行為描述和功能仿真。 20 世紀(jì) 80 年代后期，美國國防部開發(fā)的 VHDL語言是 IEEE 標(biāo)準(zhǔn)化的硬件描述語言，并且已經(jīng)成 為系統(tǒng)描述的國際公認(rèn)標(biāo)準(zhǔn)，得到眾多 EDA 公司的支持。美國國防部在 20 世紀(jì) 80 年代初為其超高速集成電路 VHSIC計(jì)劃提出的硬件描述語言，它是硬件設(shè)計(jì)者和 EDA 工具之間的界面。 而模型計(jì)算機(jī)是將計(jì)算機(jī)的簡化，實(shí)現(xiàn)相同功能，在理解和 研究方面更方便，更快捷，由此更受到界內(nèi)人士的好評。 理工大學(xué)學(xué)士學(xué)位論文 3 四代機(jī)出現(xiàn)以后，日、美、歐等從 20 世紀(jì) 80 年代開始，積極開展新一代計(jì)算機(jī)的研究，但由于對新一代計(jì)算機(jī)的過高期望，使得至今仍未有突破性進(jìn)展，還沒有哪一種計(jì)算機(jī)被人們公認(rèn)為新一代計(jì)算機(jī)的典型代表。每一次更新?lián)Q代都使計(jì)算機(jī)的體積和耗電量大大減小，功能大大增強(qiáng)，應(yīng)用領(lǐng)域進(jìn)一步拓寬。世界上第一臺電子數(shù)字式計(jì)算機(jī)于 1946年 2 月 15 日在美國賓夕法尼亞大學(xué)研制成功，它的名稱叫 ENIAC，是電子數(shù)值積分式計(jì)算機(jī) (The Electronic Numberical Intergrator and Computer)的縮寫。 1995 年，曙光 1000大型機(jī)通過鑒定，其峰值可達(dá)每秒 25 億次。 1988 年，第一臺國產(chǎn) 386 微機(jī) ——長城 386 推出，中國發(fā)現(xiàn)首例計(jì)算機(jī)病毒。 第四階段 （ 1983—1992 年 ） 1983 年，國防科技大學(xué)研制成功 ―銀河 I 型 ‖巨型計(jì)算機(jī)，運(yùn)算速度達(dá)到每秒 1 億次。 1977 年，中國第一臺微型計(jì)算機(jī) DJS050 機(jī)研制成功。第三階段 （ 1973—1982 年 ） 1973 年，中國第一臺百萬次集成電路電子計(jì)算機(jī)研制成功，字長 48 位，存儲容量理工大學(xué)學(xué)士學(xué)位論文 2 13KB。 1967 年，新型晶體管大型通用數(shù)字計(jì)算機(jī)誕生。 第二階段 （ 1963—1972 年 ） 1963 年，中國第一臺大型晶體管電子計(jì)算機(jī) ——109 機(jī)研制成功。 第一階段 （ 1957—1962 年 ） 1957 年，哈爾濱工業(yè)大學(xué)研制成功了中國第一臺 模擬式電子計(jì)算機(jī) 。綜合運(yùn)用所學(xué)計(jì)算機(jī)組成原理知識和 VHDL語言編程技術(shù)， 在 Quartus II環(huán)境下實(shí)現(xiàn) 8位模型計(jì)算機(jī)功能并進(jìn)行波形仿真。 關(guān)鍵詞 ： 8 位模型機(jī) ； Quartus II ； VHDL語言 理工大學(xué)學(xué)士學(xué)位論文 II Abstract With the improvement of importance and indispensability in puter in people39。文中首先闡述了 8 位模型計(jì)算機(jī)的原理，然后對其十個(gè)功能模塊（算術(shù)邏輯運(yùn)算單元，累加器，控制器，地址寄存器，程序計(jì)數(shù)器，數(shù)據(jù)寄存器，存儲器，節(jié)拍發(fā)生器，時(shí)鐘信號源，指令寄存器和指令譯碼器）進(jìn)行了分析與設(shè)計(jì)。 本文完成了基于 VHDL的 8 位模型計(jì)算機(jī)的設(shè)計(jì)與實(shí)現(xiàn)。整個(gè)系統(tǒng)的開發(fā)體現(xiàn)了在 Quartus II 軟件平臺上用 VHDL設(shè)計(jì)數(shù)字控制系統(tǒng)的實(shí)用性。 Quartus II 理工大學(xué)學(xué)士學(xué)位論文 III 目 錄 1 緒論 ...................................................................................................................................... 1 本課題研究的目的 .................................................................................................... 1 本課題研究的背景及意義 ........................................................................................ 1 2 基于 VHDL編程的基礎(chǔ)知識 ............................................................................................. 4 VHDL 語言概述 ........................................................................................................ 4 VHDL 的設(shè)計(jì)流程 .................................................................................................... 5 有關(guān) Quartus II 的介紹 ............................................................................................. 6 本課題基于 Quartus II 的設(shè) 計(jì)流程 .......................................................................... 8 3 基于 VHDL8 位模型機(jī)的原理與設(shè)計(jì) ............................................................................... 9 模型計(jì)算機(jī)的原理 .................................................................................................... 9 模型機(jī)的總體設(shè)計(jì)要求 ............................................................................................ 9 模型機(jī)邏輯框圖的設(shè)計(jì) .......................................................................................... 10 模型機(jī)的指令系統(tǒng)設(shè)計(jì) .......................................................................................... 10 模型機(jī)的指令執(zhí)行流程設(shè)計(jì) .................................................................................. 11 基于 VHDL8 位模型機(jī)各模塊的設(shè)計(jì)與實(shí)現(xiàn) ....................................................... 12 算術(shù)邏輯單元 ALU模塊 .............................................................................. 12 累加器模塊 .................................................................................................... 14 控制器模塊 .................................................................................................... 18 節(jié)拍發(fā)生器 .................................................................................................... 21 指令寄存器模塊 IR 和指令譯碼器 .............................................................. 24 時(shí)鐘產(chǎn)生器 .................................................................................................... 28 程序計(jì)數(shù)器模塊 ............................................................................................ 30 地址寄存器 MAR .......................................................................................... 33 存儲器 RAM .................................................................................................. 36 數(shù)據(jù)寄存器 DR............................................................................................ 38 4 基于 VHDL的 8 位模型計(jì)算機(jī)的實(shí)現(xiàn) ........................................................................... 42 基于 VHDL的微程序執(zhí)行流程圖 ......................................................................... 42 8 位模型機(jī)的頂層原理圖設(shè)計(jì) ............................................................................... 43 理工大學(xué)學(xué)士學(xué)位論文 IV 基于 VHDL的 8 位模型機(jī)工作流程 ..................................................................... 44 頂層 VHDL源程序設(shè)計(jì) ......................................................................................... 45 頭文件 cpu_defs 的 VHDL 設(shè)計(jì) ................................................................... 45 CPU的 VHDL源程序設(shè)計(jì) .......................................................................... 46 8 位模型機(jī)的整體實(shí)現(xiàn) ...............................................................................