【正文】 北 東 西 輸入模塊 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 19 圖 43：時鐘模塊 輸入模塊 輸入模塊提供系統(tǒng)復(fù)位信號，如圖 34。 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 22 圖 42：電源模塊 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 23 第 五 章 仿真波形 時鐘信號為連續(xù)脈沖，時鐘信號上升沿有效，南北方向紅燈開始亮 45S，此時東西方向綠燈開始亮 40S，然后東西方向黃燈 亮 5s 后；東西方向紅燈開始亮45S，此時南北方向綠燈開始亮 40S，然后南北方向黃燈亮 5s。在此我要感謝我的指導(dǎo)老師謝麗君 老師給我 悉心的幫助和對我耐心而細(xì)致的指導(dǎo)，細(xì)心地糾正 其 中的錯誤。同時也要感謝自己遇到困難的時候沒有一蹶不振，取而代之的是找到了最好的方法來解決問題 ，這次畢業(yè)設(shè)計的完成， 與各位老師、同學(xué)和朋友的關(guān)心、支持和鼓勵是分不開的 。同時感謝我院、系領(lǐng)導(dǎo)對我們的教導(dǎo)和關(guān)注；感謝大學(xué)三年傳授我們專業(yè)知識的所有老師。 圖 51:仿真波形 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 24 致謝 通過這 幾 個月來的忙碌和學(xué)習(xí)，本次畢業(yè)論文設(shè)計已接近尾聲，作為一個大專生的畢業(yè)設(shè)計，由于經(jīng)驗的匱乏，難免有許多考慮不周全的地方，在這里衷心感謝指導(dǎo)老師的督促指導(dǎo)，以及一起學(xué)習(xí)的同學(xué)們的支持，讓我按時完成了這次畢業(yè)設(shè)計。 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 20 圖 46：輸出模塊和數(shù)碼管 CPLD 模塊 CPLD 為主控制器，主要完成紅綠燈的信號顯示；分頻和倒計時的控制等功無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 21 能，可下載程序詳情見第 一 章，見下圖 45。 系統(tǒng)基本原理 圖 電源模塊輸入 5V 或 12V 電壓給時鐘模塊，時鐘模塊產(chǎn)生 12MHZ 的時鐘信號 輸入給 CPLD 的控制電路， CPLD 控制紅綠燈信號燈的顯示和數(shù)碼管的顯示如圖 41。 ⑨ 一般情況下 ,CPLD 的功耗要比 FPGA 大 ,且集成度越高越明顯。 cpld 又可分為在編程器上編程和在系統(tǒng)編程兩類。而 FPGA 的編程信息需存放在外部存儲器上 ,使用方法復(fù)雜。FP GA 可在邏輯門下編程 ,而 CPLD 是在邏輯塊下編程。換句話說 ,FPGA 更適合于觸發(fā)器豐富的結(jié)構(gòu) ,而 CPLD 更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。比較典型的就是 Altera、 Lattice、 Xilinx 世界三大權(quán)威公司的產(chǎn)品，這里給出常用芯片： Altera EPM7128S (PLCC84) Lattice LC4128V (TQFP100) Xilinx XC95108 (PLCC84) , FPGA 與 CPLD 的辨別和分類 FPGA 與 CPLD 的辨別和分類主要是根據(jù)其 結(jié)構(gòu)特點和工作原理。設(shè)計好后，如批量生產(chǎn)，可直接復(fù)制其他 CPLD 芯片，即寫入代碼即可。 這里以搶答器為例講一下它的設(shè)計（裝修）過程，即芯片的設(shè)計流程。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路 的場合均可應(yīng)用 CPLD 器件。其輸出結(jié)構(gòu)是可編程的邏輯 宏單元 ，因為它的硬件結(jié)構(gòu)設(shè)計可由 軟件 完成（相當(dāng)于房子蓋好后人工設(shè)計局部室內(nèi)結(jié)構(gòu)），因而它的設(shè)計比純硬件的數(shù)字電路具有很強的靈活性，但其過于簡單的結(jié)構(gòu)也使它們只能實現(xiàn)規(guī)模較小的電路。 CPLD 由可編程邏輯 宏單元 (MC， Macro Cell)圍繞中心的可編程互連 矩陣 單元組成。 END PROCESS。——7 WHEN 8=S=”1111111”?！? WHEN 4=S=”0110011”。 ARCHTECTURE a OF sevenv IS BEGIN PROCESS(d) BEGIN CASE d IS WHEN 0=S=” 1111110” 。 USE 。 END IF。 BEGIN PROCESS(clk) BEGIN 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 13 IF(clk’event AND clk=’1’) THEN IF(count=”10110111000110101111111”) THEN count=(OTHERS=’0’)。 clk_div12:OUT STD_LOGIC)。 ewtl=tlew。 end if。 aew:=39。 else tlew:=tlew1。 ewg=39。 aew:=39。 when yellow=if aew=39。039。 end if。039。139。039。 stateew:=yellow。 else thew:=0000。 else if not(thew=0000 and tlew=0001) then if tlew=0000 then tlew:=1001。 ewg=39。 then thew:=0011。event and clk=39。 begin process(clk) variable aew:std_logic。 ewth,ewtl:out std_logic_vector(3 downto 0))。 use 。 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 8 圖 22 ： MAX+PLUS 編譯器的編譯過程 項目校驗 完成對設(shè)計的功能，時序仿真；進(jìn)行時序分析，判斷輸入輸出間的延遲。它可直接完成從網(wǎng)表提取到最 后編程文件的生成。 FPGA/CPLD 設(shè)計流程歸納為以下 4 個步驟，這與 ASIC 設(shè)計有相似之處。 模塊化工具 設(shè)計人員可以從各種設(shè)計輸入、處理和較驗選項中進(jìn)行 選擇從而使設(shè)計環(huán)境用戶化。 Max+plusⅡ開發(fā)系統(tǒng)的特點 開放的界面 Max+plusⅡ 支持與 Cadence， Exemplarlogic， Mentor Graphics， Synplicty，Viewlogic 和其它公司所提供的 EDA 工具接口。 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 6 第二章 MAX+PLUAⅡ的簡介 MAX+PLUAⅡ的定義 Max+plusⅡ 是 Altera 公司 上一代的 PLD 開發(fā)軟件，提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大 可編程邏輯器件 的供應(yīng)商之一。 VHDL 作為強類型語言的好處是使用 VHDL 編譯或綜合工具很容易找出設(shè)計中的各種常見錯誤。其中 , 類屬用來指明對象屬于常量、信號、變量和文件中的哪一類 。結(jié)構(gòu)體指定設(shè)計實體輸入和輸出之間的行為、邏輯關(guān)系或功能 , 并且可以采用行為風(fēng)格、數(shù)據(jù)流風(fēng)格、結(jié)構(gòu)化風(fēng)格或 3 種風(fēng)格的混合形式進(jìn)行描述。前 4 部分是可分別編譯的源設(shè)計單元。要建立 VHDL 源代碼，設(shè)計者必須了解 VHDL 與綜合結(jié)果的關(guān)系。 （ 4） VHDL 對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)， 也 不必管理最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨立的設(shè)計。強大的行為描述能力避開了 具體的器件結(jié)構(gòu)， 是在邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 能進(jìn)行系統(tǒng)級的硬件描述 !這是它最突出的優(yōu)點。 VHDL 具有功能強大的語言結(jié)構(gòu)， 可以用簡潔明確的代碼描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計，而且覆蓋面廣，方法靈活。 VHDL 允許使用任何方式去描述設(shè)計 自頂向下 ,自底向上或中間空出！ VHDL 可以用來描述硬件在門級或更抽象的方式。除了其它硬件描述語言此套 VHDL, 這在一定程度上定義了一個專案方式的行為工具使用它們。無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 3 第 一 章 軟件的介紹 VHDL 系統(tǒng)語言特點 VHDL是一個國際標(biāo)準(zhǔn)，按照 IEEE的規(guī)則。實現(xiàn)方法靈活，調(diào)試方便，修改容易采用可編程邏輯器件（ CPLD）制作，利用軟件編程，下載燒制實現(xiàn)。中國的智能交通建設(shè)起點低，起步短，目前越來越成為制約經(jīng)濟(jì)發(fā)展的瓶頸，如何借鑒發(fā)達(dá)國家的 智能交通發(fā)展經(jīng)驗，建設(shè)中國的智能交通體系成為中國從事交通事業(yè)研究人員的重要課題。黃燈是警告信號，面對黃燈的車輛不能越過停車線，但車輛已十分接 近停車線而不能安全停車時可以進(jìn)入交叉路口。 1968 年，聯(lián)合國《道路交通和道路標(biāo)志信號協(xié)定》對各種信號燈的含義作了規(guī)定。帶控制的紅綠燈，一種是把壓力探測器安在地下，車輛一接近紅燈便變?yōu)榫G燈；另一種是用擴(kuò)音器來啟動紅綠燈，司機(jī)遇紅燈時按一下嗽叭，就使紅燈變?yōu)榫G燈。 1869 年 1 月 2 日，煤氣燈爆炸，使警察受傷，遂被取消。 1858 年，在英國倫敦主要街頭安裝了以燃煤氣為光源的紅，藍(lán)兩色的機(jī)械扳手式信號燈，用以指揮馬車通行。 在用 VHDL 語言進(jìn)行電路設(shè)計時 ,應(yīng)充分認(rèn)識到 VHDL 語言的特點 ,從設(shè)計思想、語句運用及描述方法上等多方面對電路進(jìn)行優(yōu)化設(shè)計。它采用一種自上而下 (topdown)的設(shè)計方法，即從系統(tǒng)總體要求出發(fā)，自上至下地逐步將設(shè)計內(nèi)容細(xì)化，如劃分為若干子模塊，最后完成系統(tǒng)硬件的整體設(shè)計。 傳統(tǒng)的交通燈控制 系統(tǒng) 多數(shù)由單片機(jī)或 PLC 實現(xiàn) ， 本文介紹 的是 基于 EDA 技術(shù)設(shè)計交通燈 系統(tǒng) 的一種方案