【正文】 IV 基于 VHDL的 8 位模型機工作流程 ..................................................................... 44 頂層 VHDL源程序設(shè)計 ......................................................................................... 45 頭文件 cpu_defs 的 VHDL 設(shè)計 ................................................................... 45 CPU的 VHDL源程序設(shè)計 .......................................................................... 46 8 位模型機的整體實現(xiàn) ........................................................................................... 54 結(jié) 論 ........................................................................................................................................ 57 致 謝 ........................................................................................................................................ 58 參考文獻(xiàn) .................................................................................................................................. 59 附錄 A 英文原文 ................................................................................................................... 60 附錄 B 漢語翻譯 ................................................................................................................... 70 理工大學(xué)學(xué)士學(xué)位論文 1 1 緒論 本課題研究的目的 本課題的主要任務(wù)是通過動腦和動手解決計算機設(shè)計中的實際問題。 融會貫通計算機組成原理課程的內(nèi)容，通過知識的綜合運用，加深對計算機系統(tǒng)各個模塊的工作原理及相互聯(lián)系的認(rèn)識。從 20 世紀(jì) 50 年代開始研制高性能計算機，其發(fā)展 的階段與國際發(fā)展相類似，也經(jīng)歷了大型機，超級計算機，高性能計算機時代。 1958 年，中國第一臺計算機 ——103 型通用數(shù)字電子計算機由中國科學(xué)院計算所與北京有線電廠共同研制成功，運行速度每秒 1500 次，字長 31 位，內(nèi)存容量 1024B。 1960 年，中國第一臺大型通用電 子計算機——107 型通用電子計算機研制成功，其字長 32 位，內(nèi)存容量為 1024B，有加減乘除等16 條指令，主要用于彈道計算。這標(biāo)志著中國電子計算機進入了第二代。 1965年，中國第一臺百萬次集成電子計算機 DJSⅡ 型的操作系統(tǒng)編制完成。 1968 年，北京大學(xué)承接研制百萬次集成電路數(shù)字電子計算機 ——150 機。 1972 年，每秒運算 11 萬次的大型集成電路通用數(shù)字電子計算機研制成功。 1974 年， DJS130， 131， 132， 135， 140， 152， 153 等 13 個機型先后研制成功。我國臺灣省臺中農(nóng)學(xué)院發(fā)明了第一代 倉頡輸入法。 1979 年，中國研制成功每秒運算 500 萬次的集成電路計算機 ——HDS9?！缎畔⒔粨Q用漢字編碼字符集基本集》 GB 2312—1980 國家標(biāo)準(zhǔn)正式發(fā)布實施。1985 年，華光 I 型漢字激光照排系統(tǒng)投入生產(chǎn)。 1987年，第一臺 國產(chǎn)的 286 微機 ——長城 286 正式推出。 1990 年，中國首臺高智能計算機 ——EST/IS 4260 智能工作站誕生，長城 486 計算機問世。 第五階段 （ 1992 年至今 ） 1993 年，中國第一臺 10 億次巨型銀河計算機 II 型通過鑒定。 1997 年，銀河 Ⅲ 并行巨型計算機研制成功。 而在國外電子計算機要比我們早十幾年。它使用了 17468 個真空電子管，耗電 174 千瓦，占地 170 平方米，重達(dá) 30 噸，每秒鐘可進行 5000 次加法運算。主要電子器件相繼使用了真空電子管，晶體管，中、小規(guī)模集成電 路和大規(guī)模、超大規(guī)模集成電路，引起計算機的幾次更新?lián)Q代。特別是體積小、價格低、功能強的微型計算機的出現(xiàn)，使得計算機迅速普及，進入了辦公室和家庭，在辦公室自動化和多媒體應(yīng)用方面發(fā)揮了很大的作用。可將計算機的發(fā)展過程分成以下幾個階段： 第一代 為 電子管計算機； 第二代為晶體管計算機；第三代為中小規(guī)模集成電路計算機；第四代為大規(guī)模、超大規(guī)模集成電路計算機；第五代為巨大規(guī)模集成電路新一代計算機（ 1990 年至現(xiàn)在）。當(dāng)前，人們在改進計算機芯片制造工藝的同時，大力研究新型計算機元件。 目前，計算機技術(shù)正朝著 微型化 、 巨型化 、網(wǎng)絡(luò)化、智能化、 多媒體化 等方向發(fā)展。模型計算機的研究仍在發(fā)展當(dāng)中，國內(nèi)外還沒有太多的資料結(jié)果顯示，本課題就是模型計算機的具體內(nèi)部構(gòu)造，實現(xiàn)各部分部件功能，了解其工作原理。 理工大學(xué)學(xué)士學(xué)位論文 4 2 基于 VHDL 編程的基礎(chǔ)知識 VHDL 語言概述 VHDL(Very High Speed Integrated Circuit Hardware Description Language)即超高速集成 電路硬件描述語言。設(shè)計者使用 HDL來描述自己的設(shè)計，并把這個描述告訴 EDA 工具，最后在 EDA 工具的幫助下進行詳細(xì)地設(shè)計及驗證。目前常用的硬件描述語言有 AHDL、 ABEL、 VHDL、 Verilog HDL等等。 VHDL 語言覆蓋面廣，描述能力強，能支持硬件的設(shè)計、驗證、綜合和測試，是一種多層次的硬件描述語言。這些描述可以從最抽象的系統(tǒng)級直到最精確的邏輯級，甚至門級。系統(tǒng)的功能驗證完成后，將抽象的高層設(shè)計自頂向下逐級細(xì)化，直到與所用可編程邏輯器件相對應(yīng)的邏輯描述。因此， VHDL設(shè)計的生命周期與其他設(shè)計方法相比是最長的。 ? 可移植性好。 ? 可以延長設(shè)計的生命周期。 理工大學(xué)學(xué)士學(xué)位論文 5 VHDL 的設(shè)計流程 1. 本課題采用的 設(shè) 計流程 采用 VHDL設(shè)計硬件電路系統(tǒng)的設(shè)計流程一般可以分為以下幾個步驟。通常情況下，開發(fā)前期先設(shè)計總 體方案，但總體放啊相對比較抽象，使用 VHDL的設(shè)計人員必須分析電路所要實現(xiàn)的具體功能。利用自頂向下的方法，將設(shè)計劃分為不同的功能模塊。模塊劃分是設(shè)計過程中的一個重要環(huán)節(jié)，這一步要花費較多的時間和精力完成，從而保證整體最優(yōu)。在功能仿真階段主要對所設(shè)計的電路進行功能驗證，通過功能仿真，發(fā)現(xiàn)設(shè)計存在的缺陷。通過功能仿真，在設(shè)計前期糾正缺陷和錯誤，可以節(jié)省后期的時間，縮短整體開發(fā)周期。實體描述設(shè)計系統(tǒng)的外部接口信號；結(jié)構(gòu)體用于描述系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程或者系統(tǒng)組織結(jié)構(gòu)形式（即系統(tǒng)的內(nèi)部電路）。包集合存放各設(shè)計模塊能共享的數(shù)據(jù)類型、常數(shù)、子程序等。 3. VHDL源文件基本格式 LIBRARY 庫名 。 －－程 序包 ENTITY 實體名 IS －－實體 PORT(……)。 ARCHITECTURE 結(jié)構(gòu)體名 OF 實體名－－結(jié)構(gòu)體 （ ……… ） END 結(jié)構(gòu)體名 。 Quartus II 提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，其界面友好，使設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。 Quartus II是單片可編程系統(tǒng) (SOPC)設(shè)計的綜合性環(huán)境和 SOPC 開發(fā)的基本設(shè)計工具； Quartus II與 Matlab 和 DSP Builder 結(jié)合，可以進行基于 FPGA 的 DSP 系統(tǒng)開發(fā)，是 DSP 硬件系統(tǒng)實現(xiàn)的關(guān)鍵 EDA 工具。 Quartus II 具備仿真功能，同時也支持第三方的仿真工具，如 ModelSim。 Quartus II 還包含許多十分有用的 LPM 模塊，它們是復(fù)雜或高級系統(tǒng)構(gòu)建的重要組成部分。 Altera 與業(yè)界處于領(lǐng)先地位的 EDA工具廠商組成 ACCESS 聯(lián)盟，確保了 Altera EDA工 具與這些支持 Altera 器件的 EDA 工具之間順暢接口。 Altera 的新一代開發(fā)軟件 Quartus II 支持器件種類眾多，如 APEX20K， Cyclone， APEX II， Excalibur， Mercury 以及 Stratix 等新器件系列。 Quartus II包含有 MAX+PLUS II的 GUI，且易于 MAX+PLUS II 的工程平穩(wěn)地過渡到 Quartus II 開發(fā)環(huán)境。單擊 ―File‖菜單下的 ―New‖命令或者使用快捷鍵 Ctrl+N，彈出 ―New‖對話框。 理工大學(xué)學(xué)士學(xué)位論文 7 （ 2） 輸入程序。 （ 3） 保存文件。 （ 4） 編譯工程。如果編譯過程出現(xiàn)錯誤，要將錯誤改正，保存后再次編譯，直到編譯無錯誤為止。仿真分為功能仿真和時序仿真。時序仿真是在綜合、布局布線后，也即電路已經(jīng)映射到特定的工藝環(huán)境后，考慮器件延時的情況下對布局布線的網(wǎng)絡(luò)表文件進行的一種仿真，其中器件延時信息通過反向標(biāo)注時序延時信息實現(xiàn)的。 1） 建立矢量波形文件。 2） 添加引腳或節(jié)點。單擊對話框 ―Node Finder‖按鈕后，彈出 ―Node Finder‖對話框，在 ―Filter‖后面的方框里選擇 ―Pin： all‖，然后單擊 ―List‖按鈕，在 ―Node Found‖欄中列出了設(shè)計中的所有的輸入 /輸出引腳號，選擇需要的引腳。 （ 2） 功能仿真 。接下來我們一起來進行設(shè)計的功能仿真。后需要生成功能仿真網(wǎng)絡(luò)表。 理工大學(xué)學(xué)士學(xué)位論文 8 本課題基于 Quartus II 的設(shè)計流程 確 定 整 體 設(shè) 計 要 求設(shè) 計 整 機 邏 輯 框 圖設(shè) 計 指 令 系 統(tǒng)設(shè) 計 指 令 執(zhí) 行 流 程設(shè) 計 微 操 作 控 制 信 號頂 層 設(shè) 計 原 理 圖編 寫 v h d l源 程 序調(diào) 試 仿 真 圖 8 位模型計算機的設(shè)計流程 理工大學(xué)學(xué)士學(xué)位論文 9 3 基于 VHDL8 位模型機的原理與設(shè)計 模型計算機的原理 所謂模型計算機就是一計算機實際結(jié)構(gòu)為基礎(chǔ)，將其簡化，能對輸入的信息進行處理運算，更便于分析設(shè)計。計算機能完成用戶要求是按照提前設(shè)計好的指令進行的，指令是計算機執(zhí)行具體操作的命令。在本課題中把模型機劃分了十個模塊分別是 存儲器，時鐘信號源，節(jié)拍發(fā)生器，操作控制器，程序計數(shù)器，地址寄存器， 累加器，算術(shù)邏輯單元，指令寄存器和指令譯碼器 。 計算機執(zhí)行一條指令分為三步進行： 第 1 步是取指令，將要執(zhí)行的指令從內(nèi)存取到控制器中； 第 2 步是分析指令，對所取的指令通過譯碼器進行分析判斷，判斷該指令要完成的操作； 第 3 步是執(zhí)行指令，根據(jù)分析結(jié)果向各部件發(fā)出操作信息，執(zhí)行該指令相應(yīng)的操作功能。設(shè)計要求為： 1）總線結(jié)構(gòu)：單總線，數(shù)據(jù)總線位數(shù) 8 位，地址總線 3 位 2）存儲器：存儲容量 5*8 位 3）操作控制器：實現(xiàn)指令操作碼所需的操作控制信號 4）運算器：一個累加器，實現(xiàn)加法操作 5）指令系統(tǒng)規(guī)模： 3 指令 理工大學(xué)學(xué)士學(xué)位論文 10 模型機邏輯框圖的設(shè)計 圖 8 位模型機邏輯框圖 模型機的 指令系統(tǒng)設(shè)計 模型計算機可完成兩個立即數(shù)相加，并將相加結(jié)果送入累加器。一條指令從主存中取出到執(zhí)行完，需要若干個機器周期，任何指令的第一個機器周期都是“取指令周期”，一條指令一共需要幾個機器周期，取決于指 令在機內(nèi)實現(xiàn)的復(fù)雜程度。 T0： (PC)→MAR→ABUS,IMAR=0 T1： DBUS→DR,IDR=1 T2： (PC)+1→PC,IPC=1 (DR)→IR,IIR=0 ， LD=1 T3： (PC)→MAR→ABUS,IMAR=0 T4： DBUS→DR,IDR=1 T5： (PC)+1→PC,IPC=1