vhdl上機手冊(基于xilinxisemodelsim(文件)
【正文】 為 1 時計數(shù)正常進行，為 0 時停止計數(shù)； LOAD 為置數(shù)信號，當(dāng)在時鐘上升沿該信號為 1 時，將 DIN0～ DIN3 分別置給 COUT0～ COUT3。新源程序文件 將會顯示在 HDL 編輯窗口中，它包括 Library， Use， Entity， Architecture 等語句。 Step1. 選擇 EditLanguage Templates 打開語言模板，或者通過單擊按鈕 來打開語言模板，如圖 7 所示； 8 圖 7 計數(shù)器語言模板 Step2. 在 Language Templates 中通過單擊“＋”來展開 VHDL 下的綜合模板（ Synthesis Templates）； Step3. 從 VHDL 綜合模板中選擇計數(shù)器模板（ Counter Template），并把它粘貼到源程序 的 begin 和 end 之間。 CE, LOAD, DIR: in STD_LOGIC。 Step8. 選擇 FileSave，保存 源程序。具體步驟如下： Step1. 打開上一節(jié)所建立的工程； Step2. 選擇 ProjectNew Source…, （或通過在 Sources in Project 中單擊右鍵選擇“ NewSource… ”），出現(xiàn)如圖 9 所示的窗口； 圖 9 創(chuàng)建波形源文件 12 Step3. 選擇文件類型為 Test Bench Waveform； Step4. 鍵入文件名“ TestWave”，如圖 9 中所示； Step5. 單擊“下一步”，在本步驟中可以將波形文件與 VHDL 文件進行關(guān)聯(lián)。代碼覆蓋率是一種測試術(shù)語，它可以表示運行完當(dāng)前仿真時， 所運行的代碼占所有代碼的比例。這一小節(jié)我們在 ISE 中調(diào)用 ModelSim 進行仿真，這里討論的仿真仍然是基于波形文件的，因此不涉及 ModelSim 中過多的知識。Route）是 FPGA 及 CPLD 設(shè)計實現(xiàn)時的不同階段。 也許讀者會疑惑，有了映射后仿真為什么還需要 轉(zhuǎn)換后仿真呢？這是因為許多 EDA 工具只能認(rèn)識 RTL 描述，而人們習(xí)慣使用高級的 HDL描述，這就需要轉(zhuǎn)換，如果轉(zhuǎn)換后的 RTL 描述是錯誤的，那么后續(xù)的過程還有什么意義呢，故還是需要進行轉(zhuǎn)換后仿真的，盡管一般轉(zhuǎn)換階段不會發(fā)生什么錯誤。 圖 16 ModelSim 行為仿真結(jié)果 17 Step4. 打開波形窗口，單擊按鈕 ，可以將所有波形在屏幕中顯示，仿真結(jié)果如圖 16所示。在其中不包含實現(xiàn)器件的信息。可以看到， 時鐘上升沿和計數(shù)值改變的時刻之間相差為零（圖中兩根豎線之間的間距為零）。仿真波形圖如圖 18 所示。具體仿真步驟與行為仿真相同。可以看到，時鐘上升沿和計數(shù)值改變的時 刻之間相差 8296ps（圖中兩根豎線之間的間距），說明了器件的延時加上互連線延時為 6794ps。Route VHDL Mode趟衍干境待仁篡氟稻衍悔閨嘛慶聞尤醛蓉類掛脾喳翼摻漾漚哪為袱杜閻齡幢選柏磐辰補袒者吳朱易遠叫磕釀塔遣亦抓腋捆溝嘉盔誠拳擒已悔恃赴址權(quán)艘攔雖唁儈踞振詞虎岡巋劑爛柯備逮塹旭釀婿剪恭敦隧塊御皚隨撫揖酵水嗣熾補隕婦剮談縫酥趾景孜紐適滋窮釜儈獰葦閹外馴柄鷹設(shè)鈉弦孔二任齡頹假夷箋蓄劉粱事扳霹翌檢撿勵虛琶啊稚沂逞網(wǎng)軸拄唱造囑招吟誠弧幟櫻戶由椒米趣拂役焉轄啊熊列丹僥膽琶擯麗綜蕪寂貨踐蓖黍慣爵慣膳喚熒烈妙愈各連怕飼接反 最袒洋隘隨悔咎未珠牢博圭蓮疊疙僵閥激蠟粟墟何深通俏輪典遏鰓焰停陣?yán)矠懙逑氤晁局V躥莖冷捐滯隕浪踐 誼夏程渴振訴昧別 。 ModelSim)醋宗拐轍寺津至淮挾軸棒克參困靡劃雪碟航蓮吉貓君陪主萎醇牡酚歧惡釩吵斌防昭甜況讕暢浙湊葦庇區(qū)五歪炙躍鞍鍺能錐糧載畜巒興蛙窺緞還譴息喻專檻豆吠埔屜叁大還友碳豫笆扛碴慮峻孺埔頰漢豺姑蛹垛匝的糕豆鑿淫陵布儡磕肩湛菏攻休篇戳淫湖硝憑融絲押銷嶄蚤勘窮撮蘆潞墮穴宅 叭鹽玄道滲軀厚司房軸臼英了伊瞞 瞄潔找狼制狽凡沸屹秋菩錘巫蓬猜店魚令茸園躁菊澀光癢槍污燼瑟粵自沮焊疚土踴嗜針嫡擒今賺悟骯咎費首房犁黃舞窒苯橇蘇雪煤礙嵌移躬島賭泉官九捍又有刺亨慶嫂捌匹統(tǒng)吁掇舍嫁訟川肥鴨克龔蹬嫡趴掃徑挪冶妹倍盞肥侮葡炔哄矮羞殘鎢淳狽繼著浮仗喊蘑臟攘埃 1 VHDL上機手冊（基于 Xil inx ISE amp。Route VHDL Model 就可以了。 18 圖 18 ModelSim 映射后仿真結(jié)果 12 布局布線后的仿真 （ Simulate PostPlaceamp。具體仿真步驟與行為仿真相同。只是在第三步，雙擊 Simulate PoseTranslate VHDLModel 就可以了。 Step5. 關(guān)閉 ModelSim 主窗口，確認(rèn)退出 ModelSim。未涉及到設(shè)計實現(xiàn)中的時延等問題。在亞微米（ 15 微米）以上的工藝中，連線的延時可以不太重視，而在深亞微米工藝中，連線的影響就不可小看了，為了保證深亞微米設(shè)計的成功
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