數(shù)字電子技術ch8(文件)
【正文】 END0D3?D2?D1?D0?W0(m0)W1(m1)W2(m2)W3(m3)與門陣列(譯碼器 )或門陣列(編碼器 )位線輸出緩沖字線字線：位線：2023/3/9 星期二2324河北工程大學 信電學院數(shù)字電子技術輸出信號的真值表0 00 11 01 10 1 0 1A1 A0 D3 D2 D1 D01 0 1 00 1 1 11 1 1 03. 功能說明(1) 存儲器(2) 函數(shù)發(fā)生器 地址存儲數(shù)據(jù)輸入變量輸出函數(shù)(3) 譯碼編碼字線 編碼0 1 0 11 0 1 00 1 1 11 1 1 0A1 A00 00 11 01 1輸入變量輸出函數(shù)2023/3/9 星期二2425河北工程大學 信電學院數(shù)字電子技術三、 ROM 應用舉例及容量擴展 ROM 應用舉例用 ROM 實現(xiàn)以下邏輯函數(shù)[例 ]Y1= ? m (2,3,4,5,8,9,14,15）Y2= ? m (6,7,10,11,14,15）Y3= ? m (0,3,6,9,12,15）Y4= ? m (7,11,13,14,15）A 1B 1C 1D 1m0 m1 m2 m3 m4 m5 m6 m7 m8 m9 m10 m11 m12 m13 m14 m15Y2Y3Y4Y1譯碼器編碼器2023/3/9 星期二2526河北工程大學 信電學院數(shù)字電子技術 ROM 容量擴展（ 1） 存儲容量 存儲器存儲數(shù)據(jù)的能力，為存儲器含存儲單元的總位數(shù)。其中地址 譯碼 器的地址端作 為輸 入端，數(shù)據(jù) 輸 出端作 為邏輯輸 出端。（ 結構 圖 中未畫出 10接地端和 20電 源端）② 與 門陣 列可 編 程，或 門陣 列可 編 程（ PLA型）。㈢正 邊 沿觸 發(fā) 的 D觸 發(fā) 器： 鎖 存或 門 的 輸 出狀 態(tài) GAL 適用于 時 序 邏輯電路。② 三 態(tài) 數(shù)據(jù) 選擇 器 TSMUX：用于 選擇輸 出三 態(tài)緩 沖器的 選 通信號。當 SYN=1時 ，具有 組 合型 輸 出能力；當 SYN=0時 ，具有寄存器型 輸出能力。㈤乘 積項 （ PT）禁止位：共 64位，分 別 控制各乘 積項 。2023/3/9 星期二4950河北工程大學 信電學院數(shù)字電子技術例：試用 PAL實現(xiàn)下列邏輯函數(shù)。轉(zhuǎn)換真值表與陣列或陣列A2 A1 A0A3D2 D1 D0D32023/3/9 星期二 4849河北工程大學 信電學院數(shù)字電子技術三、可編程陣列邏輯 PAL A2 A1 A0D0D1D2或陣列（固定）與陣列（可編程）實現(xiàn) 組合 邏輯函數(shù)：將函數(shù)化簡為 最簡與或式 ，將對應的與項相或輸出即可。㈢ 結 構控制位 AC1 (n) ：每個 OLMC都有 單 獨的 AC1 (n) 。④ 輸 出數(shù)據(jù) 選擇 器 OMUX：用于控制 輸 出信號是否 鎖 存。當結 構控制字中的控制位 CO0和 CO1（ n）的關系 為 CO02023/3/9 星期二3839河北工程大學 信電學院數(shù)字電子技術123456789191817161514131211OLMC(19)OLMC(18)OLMC(17)OLMC(16)OLMC(15)OLMC(14)OLMC(13)OLMC(12)GAL16V8的邏輯結構圖2023/3/9 星期二3940河北工程大學 信電學院數(shù)字電子技術輸 出 邏輯 宏 單 元 OLMC的 邏輯結 構主要由 4個部分 組 成 ： OLMC ㈠或 門陣 列：是一個 8輸 入或 門陣 列，構成了 GAL的或 門陣 列。GAL的與或 陣 列 結 構分 為 兩 類 ：① 與 門陣 列可 編 程，或 門陣 列固定 連 接（ PAL型）。數(shù)字集成電路標準 IC微處理器 MPU專用集成電路 ASIC（ 80年代） PLDPROM和 EPROM可編程邏輯陣列 PLA可編程陣列邏輯 PAL通用陣列邏輯 GALASICFPGA ( 現(xiàn)場可編程門陣列 ) 可編程邏輯器件可編程邏輯器件 (PLD)2023/3/9 星期二3031河北工程大學 信電學院數(shù)字電子技術A AA 可編程邏輯器件（ PLD） PLD的電路表示法互補輸入緩沖器三態(tài)輸出緩沖器硬線連接單元被編程連接單元被編程刪除單元1. PLD的基本 結 構和 連 接方式 與 陣 列或陣列2023/3/9 星期二3132河北工程大學 信電學院數(shù)字電子技術2. 基本門電路的 PLD表示法 與 門 的 PLD表示法 或 門 的 PLD表示法與 門 的默 認 狀 態(tài)為連 接狀 態(tài) ，在下 圖 中，與 門 的 輸 出 為 0。③ 在 R/W線 上加高 電 平， 經(jīng)過 一段延 時 后，所 選擇單 元的內(nèi)容出 現(xiàn) 在 I/O端；地址存取 時間讀 周期片 選 最小 時間2023/3/9 星期二1213
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