數(shù)字電子技術(shù)ch8(參考版)
2025-01-03 15:59本頁面
【正文】 2023/3/9 星期二4950河北工程大學(xué) 信電學(xué)院數(shù)字電子技術(shù)例：試用 PAL實(shí)現(xiàn)下列邏輯函數(shù)。轉(zhuǎn)換真值表與陣列或陣列A2 A1 A0A3D2 D1 D0D32023/3/9 星期二 4849河北工程大學(xué) 信電學(xué)院數(shù)字電子技術(shù)三、可編程陣列邏輯 PAL A2 A1 A0D0D1D2或陣列（固定）與陣列（可編程）實(shí)現(xiàn) 組合 邏輯函數(shù)：將函數(shù)化簡為 最簡與或式 ，將對應(yīng)的與項(xiàng)相或輸出即可。㈤乘 積項(xiàng) （ PT）禁止位：共 64位，分 別 控制各乘 積項(xiàng) 。㈢ 結(jié) 構(gòu)控制位 AC1 (n) ：每個(gè) OLMC都有 單 獨(dú)的 AC1 (n) 。當(dāng) SYN=1時(shí) ，具有 組 合型 輸 出能力；當(dāng) SYN=0時(shí) ，具有寄存器型 輸出能力。④ 輸 出數(shù)據(jù) 選擇 器 OMUX：用于控制 輸 出信號是否 鎖 存。② 三 態(tài) 數(shù)據(jù) 選擇 器 TSMUX：用于 選擇輸 出三 態(tài)緩 沖器的 選 通信號。當(dāng)結(jié) 構(gòu)控制字中的控制位 CO0和 CO1（ n）的關(guān)系 為 CO0㈢正 邊 沿觸 發(fā) 的 D觸 發(fā) 器： 鎖 存或 門 的 輸 出狀 態(tài) GAL 適用于 時(shí) 序 邏輯電路。2023/3/9 星期二3839河北工程大學(xué) 信電學(xué)院數(shù)字電子技術(shù)123456789191817161514131211OLMC(19)OLMC(18)OLMC(17)OLMC(16)OLMC(15)OLMC(14)OLMC(13)OLMC(12)GAL16V8的邏輯結(jié)構(gòu)圖2023/3/9 星期二3940河北工程大學(xué) 信電學(xué)院數(shù)字電子技術(shù)輸 出 邏輯 宏 單 元 OLMC的 邏輯結(jié) 構(gòu)主要由 4個(gè)部分 組 成 ： OLMC ㈠或 門陣 列：是一個(gè) 8輸 入或 門陣 列，構(gòu)成了 GAL的或 門陣 列。（ 結(jié)構(gòu) 圖 中未畫出 10接地端和 20電 源端）② 與 門陣 列可 編 程，或 門陣 列可 編 程（ PLA型）。GAL的與或 陣 列 結(jié) 構(gòu)分 為 兩 類 ：① 與 門陣 列可 編 程，或 門陣 列固定 連 接（ PAL型）。其中地址 譯碼 器的地址端作 為輸 入端，數(shù)據(jù) 輸 出端作 為邏輯輸 出端。數(shù)字集成電路標(biāo)準(zhǔn) IC微處理器 MPU專用集成電路 ASIC（ 80年代） PLDPROM和 EPROM可編程邏輯陣列 PLA可編程陣列邏輯 PAL通用陣列邏輯 GALASICFPGA ( 現(xiàn)場可編程門陣列 ) 可編程邏輯器件可編程邏輯器件 (PLD)2023/3/9 星期二3031河北工程大學(xué) 信電學(xué)院數(shù)字電子技術(shù)A AA 可編程邏輯器件（ PLD） PLD的電路表示法互補(bǔ)輸入緩沖器三態(tài)輸出緩沖器硬線連接單元被編程連接單元被編程刪除單元1. PLD的基本 結(jié) 構(gòu)和 連 接方式 與 陣 列或陣列2023/3/9 星期二3132河北工程大學(xué) 信電學(xué)院數(shù)字電子技術(shù)2. 基本門電路的 PLD表示法 與 門 的 PLD表示法 或 門 的 PLD表示法與 門 的默 認(rèn) 狀 態(tài)為連 接狀 態(tài) ，在下 圖 中，與 門 的 輸 出 為 0。...n個(gè)輸入變量b 個(gè)輸出函數(shù)或門陣列與門陣列2023/3/9 星期二2122河北工程大學(xué) 信電學(xué)院數(shù)字電子技術(shù)W0(m0)W2(m2)D?0=W0+W2=m0+m2二、 ROM 的基本工作原理1. 電路組成二極管或門二極管與門W0(m0)+VCC1A111A01VccEND3END2END1END0D3?D2?D1?D0?W0(m0)W1(m1)W2(m2)W3(m3)與門陣列(譯碼器 )或門陣列(編碼器 )位線字線輸出緩沖2023/3/9 星期二2223河北工程大學(xué) 信電學(xué)院數(shù)字電子技術(shù)2. 工作原理輸出信號的邏輯表達(dá)式1A111A01VccEND3END2END1END0D3?D2?D1?D0?W0(m0)W1(m1)W2(m2)W3(m3)與門陣列(譯碼器 )或門陣列(編碼器 )位線輸出緩沖字線字線：位線：2023/3/9 星期二2324河北工程大學(xué) 信電學(xué)院數(shù)字電子技術(shù)輸出信號的真值表0 00 11 01 10 1 0 1A1 A0 D3 D2 D1 D01 0 1 00 1 1 11 1 1 03. 功能說明(1) 存儲器(2) 函數(shù)發(fā)生器 地址存儲數(shù)據(jù)輸入變量輸出函數(shù)(3) 譯碼編碼字線 編碼0 1 0 11 0 1 00 1 1 11 1 1 0A1 A00 00 11 01 1輸入變量輸出函數(shù)2023/3/9 星期二2425河北工程大學(xué) 信電學(xué)院數(shù)字電子技術(shù)三
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