計(jì)算機(jī)組成原理課程設(shè)計(jì)---校驗(yàn)碼生成電路的設(shè)計(jì)(文件)
【正文】 039。 sdatam = sdata。 hsend = 39。 ELSIF(st = 39。139。 39。039。 AND t=7) THEN datacrco=sdatam amp。 t = t + 1。039。 END IF。event AND clk = 39。 AND hrecv = 39。 rt = (OTHERS = 39。039。139。 rcrcvar := rdtemp(11 DOWNTO 6) XOR multi_coef。 rdtemp(5 DOWNTO 0) amp。 39。139。 rt = 39。 END IF。 END m。 整合步驟： 首先創(chuàng)建一個(gè)文件夾，然后在 QuartusⅡ軟件上新建一個(gè)工程并存放在所 課程設(shè)計(jì)（論文） 15 創(chuàng)建那個(gè)文件夾中，再在剛所新建的工程中新建一個(gè) Block Digram File，然后將前面已經(jīng)做好的模塊添加到該文件中，再將它們連起來。具體步驟如下： 1. 建立工作庫文件夾和編輯設(shè)計(jì)文件 為了檢驗(yàn)電路設(shè)計(jì)是否正確，首先由要檢驗(yàn)的電路新建一個(gè)波形文件，然后再做時(shí)序仿真，輸入相應(yīng)數(shù)據(jù)，檢驗(yàn)與預(yù)期結(jié)果是否一致。對數(shù)據(jù)進(jìn)行比較，可以看出功能仿真結(jié)果是正確的，進(jìn)而說明電路設(shè)計(jì)的正確性。 這次課設(shè)我的收獲很多，在一開始的幾天中一直沒什么頭緒，不知道該從哪處下手去做。 在每一次的課設(shè)中都會學(xué)到很多東西，這一次則更多，不僅鍛煉了動手動腦的能力，而且，在越來越深入的學(xué)習(xí)和查資料中，更讓我覺得組成原理的精深，覆蓋的廣泛，而我們上課所學(xué)和考試考的內(nèi)容真的只是一些皮毛，讓我知道了真的學(xué)懂這門課并不是一件容易的事。 [3] 余孟嘗，數(shù)字電子技術(shù)基礎(chǔ)簡明教程（第 三版）， 1998 年 12 月。 [7] 莊鎮(zhèn)泉 胡慶生，電子設(shè)計(jì)自動化 [M]北京，科學(xué)出版社， 2021 。 [5] 劉寶琴 ， ALTERA 可編程邏輯器件及其應(yīng)用 [M].北京 :清華大學(xué)出版社 ，1995。 課程設(shè)計(jì)（論文） 21 參考文獻(xiàn) [1] 白中英 ， 計(jì)算機(jī)組成原理（第四版） ，北京，科學(xué)出版社， 2021 年 9 月。后來自己查了幾本書，知道了大概的步驟和電路圖。結(jié)果顯示和我們用人工算的一樣 課程設(shè)計(jì)（論文） 19 5. CRC 碼校驗(yàn)仿真波形圖 圖 45 CRC 碼生成電路波形圖 這個(gè)波形的仿真是為了檢驗(yàn)我們設(shè)計(jì)的這個(gè)電路是否正常的工作，并檢查此電路的正確性和可行性 6. 整合電路校驗(yàn)碼的波形圖 圖 46 整合后的電路波形圖 這是為了進(jìn)一步的檢測我們以上電路的正確性，我們用了一些數(shù)據(jù)進(jìn)行了檢測。 功能仿真時(shí)，首先建立仿真波形文件，選擇仿真信號，對選定的輸入信號設(shè)置參數(shù)，選定的仿真信號和設(shè)置的參數(shù)。 整合電路圖： 圖 32 整合后的電路 課程設(shè)計(jì)（論文） 16 四 .程序的調(diào)試與運(yùn)行結(jié)果說明 總電路設(shè)計(jì)完成以后，接著一步就是檢驗(yàn)檢驗(yàn)電路是否正確。17位寄存器的設(shè)計(jì)方法是相同的，只需要對 VHDL 帶代碼做適當(dāng)?shù)男薷摹? END IF。 IF(rdatacrc(4 DOWNTO 0) /= rdtemp(11 DOWNTO 7)) THEN ERROR0 = 39。139。 END IF。039。139。039。139。)。) THEN rdtemp = datacrci(16 DOWNTO 5)。) THEN IF(rt = 39。 PROCESS(hrecv,clk) VARIABLE rcrcvar : std_logic_vector(5 DOWNTO 0)。039。139。 hsend = 39。 ELSIF(st=39。 ELSE dtemp = dtemp(10 DOWNTO 0) amp。 dtemp = crcvar(4 DOWNTO 0) amp。 AND t 7) THEN t = t + 1。 st = 39。039。139。139。 SIGNAL st,rt : std_logic。139。 ERROR0, hsend : OUT std_logic)。 datacrco : OUT std_logic_vector(16 DOWNTO 0)。 USE 。我么事通過編寫 VHDL 代碼生成器電路圖的。 2. 奇偶校驗(yàn)電路的設(shè)計(jì) 對于奇偶校驗(yàn)電路的設(shè)計(jì)，我們可以直接根據(jù)其校驗(yàn)碼的生成原理在QuartusⅡ軟件上設(shè)計(jì)出其電路圖。 q11=datain(11)。 q7=datain(7)。 q3=datain(3)。 then q=datain。 q: out std_logic_vector( 11 downto 0) )。 use 。 7. 設(shè)計(jì)環(huán)境 1. 硬件環(huán)境： 微機(jī)； 2. EDA 環(huán)境 : QuartusⅡ設(shè)計(jì)軟件。 循環(huán) 冗余校驗(yàn)碼可檢查出所有奇數(shù)位數(shù)；可檢查出所有雙比特的錯；可檢查出所有小于、等于檢驗(yàn)位長度的突發(fā)錯。但由于電路簡單，仍被廣泛用于誤碼率不高的信息傳輸和存儲器存儲檢錯的場合。 QuartusⅡ與 MATLAB 和 DSP Builder 結(jié)合可以進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開發(fā)，是 DSP 硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵 EDA 工具，與 SOPC Builder 結(jié)合，可實(shí)現(xiàn) SOPC 系統(tǒng)開發(fā)?？梢哉f電子 EDA 技術(shù)已經(jīng)成為電子工業(yè)領(lǐng)域不可缺少的技術(shù)支持。具有代表性的是全國每兩年舉辦一次大學(xué)生電子設(shè)計(jì)競賽活動。 (6)由于 VI 具有類屬描述語句和子程序調(diào)用等功能，所以對于已完成的設(shè)計(jì)，可以在不改變
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