eda技術(shù)在航空設(shè)備綜合智能檢測(cè)儀中的應(yīng)用-wenkub
2023-07-25 10:54:18 本頁面
【正文】 摘要： 航空設(shè)備綜合檢測(cè)儀必須有一個(gè)和所有設(shè)備均能相互連接的復(fù)用接口，通常該借口的控制電路由傳統(tǒng)的集成電路組成，因此帶來的體積大、成本高，可靠性差的特性。我們采用先進(jìn)行 VHDL的設(shè)計(jì)輸入，然后進(jìn)行波形仿真，最后在試驗(yàn)箱上調(diào)試得到和軟件仿真一樣的結(jié)果。雖然已經(jīng)采取了各種軟、硬件的方法 ,不斷地改善著 CPU 與I/O 設(shè)備之間的接口性能。 隨著電子技術(shù)的發(fā)展 ,特別是專用集成電路 (ASIC)設(shè)計(jì)技術(shù)的日趨完善 ,數(shù)字化的電子自動(dòng)化設(shè)計(jì) (EDA)工具給電子設(shè)計(jì)帶來了巨大變革 ,尤其是硬件描述語言的出現(xiàn) ,解決了傳統(tǒng)電路原理圖設(shè)計(jì)系統(tǒng)工程的諸多不便 。而且用 FPGA 解決接口不兼容器件間的通信問題。 目前以硬件描述語言（ Verilog 或 VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過簡(jiǎn) 單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測(cè) 試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。一個(gè)出廠后的成品 FPGA 的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以 FPGA 可以完成所需要的邏輯功能。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的 FPGA 上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于 ASIC 的芯片上。 圖 11 FPGA 芯片內(nèi)部結(jié)構(gòu) FPGA設(shè)計(jì)步驟 FPGA 設(shè)計(jì)流程包括系統(tǒng)設(shè)計(jì)和設(shè)計(jì)實(shí)現(xiàn) , 系統(tǒng)方案完成之后即進(jìn)入設(shè)計(jì)實(shí)現(xiàn)階段的工作 , 它以系統(tǒng)方案為輸入 , 進(jìn)行 RTL 級(jí)描述、功能仿真 (RTL 級(jí)仿真 )、邏輯綜合、布線前門級(jí)仿真、適配 (布局布線 )、時(shí)序仿真 (布線后門級(jí)仿真 )、時(shí)序分析、器件編程、系統(tǒng)驗(yàn)證一系列流程的處理才能完成 FPGA 芯片的設(shè)計(jì) , 其設(shè)計(jì)流程如下圖 所示。有時(shí)修改的地方有 RTL 級(jí)描述、系統(tǒng)方案、約束和測(cè)試激勵(lì)等。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言 。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來 設(shè)計(jì) 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 圖 13 Quartus II 設(shè)計(jì)流程 9 圖 14 Quartus II 圖形用戶界面的功能 系統(tǒng)的設(shè)計(jì)要求及組成 系統(tǒng)的設(shè)計(jì)要求 EDA技術(shù)在航空設(shè)備綜合智能檢測(cè)儀中的應(yīng)用， 航空設(shè)備綜合檢測(cè)儀必須有一個(gè)和所有設(shè)備均能相互連接的復(fù)用接口，通常該借口的控制電路由傳統(tǒng)的集成電路組成，因此帶來的體積大、成本高，可靠性差的特性。本文使用 VDHL設(shè)計(jì)復(fù)用接口模塊 ,實(shí)現(xiàn)接口復(fù)用的通用結(jié)構(gòu)。 實(shí)驗(yàn)功能框圖 我們的最終的實(shí)驗(yàn)功能框圖如下 被測(cè)設(shè)備：輸入被檢測(cè)的數(shù)據(jù) FPGA 復(fù)用接口芯片 控制 開關(guān)：實(shí)現(xiàn)各接口的切換 LED燈發(fā)光：顯示所按鍵 液晶顯示器：顯示操作說明及測(cè)試結(jié)果 微機(jī)系統(tǒng)：處理發(fā)送過來的數(shù)據(jù) 打印機(jī)：打印測(cè)試結(jié)果 11 圖 31 實(shí)驗(yàn)功能框圖 功能的設(shè)計(jì) 我們?cè)谶@個(gè)實(shí)驗(yàn)中設(shè)計(jì)要是實(shí)現(xiàn)串行數(shù)據(jù)和 并行數(shù)據(jù)的轉(zhuǎn)換。反之則亦然。 use 。 dout4_1: out std_logic)。//定義信號(hào) q begin process(clk) begin if clk39。 end if。139。Z39。 end if。 dout4_1= q(3)。 use 。 dout1_4:out std_logic_vector(3 downto 0))。event and clk=39。 then dout1_4=ZZZZ。din1_4。 end if。039。 end process。 use 。 din3:in std_logic_vector(7 downto 0)。 signal q:std_logic_vector(7 downto 0)。 then t = t+1。event and clk = 39。 then q(7)=39。 end if。 end process。結(jié)構(gòu)框圖如下： 圖 441 八位串轉(zhuǎn)并實(shí)驗(yàn)框圖 部分程序代碼如下： library ieee。 din2:in std_logic。 begin process(clk) begin if clk39。039。 then q= 11111110amp。 end if。 process(q) begin if q(8)=39。 end if。實(shí)驗(yàn)框圖如下： 圖 451 十六位并轉(zhuǎn)串實(shí)驗(yàn)框圖 部分程序代碼如下： library ieee。 en77:in std_logic。 architecture behav of c7_7 is signal t:std_logic_vector(3 downto 0)。139。 process(clk) begin if clk39。039。 else if t = 0000 then q=din7。 十六分頻器 數(shù)據(jù)并行輸入端口 串并轉(zhuǎn)換器 數(shù)據(jù)串行輸出端口 18 end if。 16 位并行輸入， 1位串行輸出仿真波形圖 輸入為 1111000011110000 圖 452 十六位并串轉(zhuǎn)波形 十六位串轉(zhuǎn)并 原理和四位串轉(zhuǎn)并基本一樣，只是將輸入的數(shù)據(jù)改成了十六位串行數(shù)據(jù)。 entity cb1_16 is port (clk,en66:in std_logic。 architecture one of cb1_16 is
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