【正文】 uter technology in filter， a new branch digital filter has derived. We make use of the programmable logic devices and EDA technology， together with the FPGA to design the FIR filter， which is realtime and flexible. In a nutshell， it is imperative to do the research in the FIR digital filters based on the technology of FPGA. This thesis is focused on the design of the FIR digital filters based on the technology of FPGA. Several points are worth mentioning here: (1)To understand and master the basic structure of the limited shock Response FIR (Finite Impulse Response， FIR)， research existing realization method， to use various solutions to pare and analyze the steps and demonstrations。而數字濾波器具有穩(wěn)定性高、精度高、設計靈活、實現方便等突出優(yōu)點。并且研究多種快速的 FIR 數字濾波器的理論設計思想和程序設計方法。 研究思路 通過對目前數字濾波器的幾種實現方法的簡單分析，本文認為基于 FPGA 的數字濾波器具有許多優(yōu)點，本文考慮到信息技術的發(fā)展對于數字濾波器的要求越來越高，而目前 FIR 數字濾波器的性能還不完善，于是選擇了基于 FPGA 的數字濾波器作為主要研究內容，通常濾波器在進行數據處理時用到了卷 積運算，在設計中的解決這些乘法運算的思路是將它們轉換成加減法，這是目前解決乘法運算的主流思想。其功能是對輸入離散信號的數字代碼進行運 算處理，以達到改變信號頻譜的目的。通過這種方式確定的濾波器稱為有限沖擊響應（ FIR)濾波器。下面 是 卷積定義式： ? ? ?????? k k kfknxknfnxnfnxny ][][][][][][][ （ 1） LTI 數字濾波器在一般情況下分為有限脈沖響應（ Finite impulse response）和無限脈沖響應 (Infinite impulse response)， FIR 數字濾波器的設計方法和 IIR 濾波器的設計方法有很大的差別。它的設計需要借助計算機程序完成 可以利用 AF 的設計成果，可簡單、有效地完成設計 階數 高 低 穩(wěn)定性 在穩(wěn)定性方面（穩(wěn)定），極點全部在原點 存在一定的穩(wěn)定性問題，需要注意 結構 非遞歸系統(tǒng) 遞歸系統(tǒng) 運算誤差 一般情況下不存在反饋，運算的誤差比較小 存在反饋，由于運算中的特殊運算方法會產生極限環(huán) 通常情況下一般數字濾波器的 N 階 FIR 數字濾波器基于輸入信號 x(n)的表達式為： ??? ?? 10 )()()( ni inxihny （ 2） 這個公式給我們了一個非常明了的直接型網絡結構，該結構表現出 N 個乘法器，每次采樣 y(n) 基于 FPGA 的 FIR 數字濾波器設計 4 的內容是 n 次乘法和 n1 次加法，然后做乘累加之和。從而達 基于 FPGA 的 FIR 數字濾波器設計 5 到減少資源占有和提高系統(tǒng)作業(yè)速度的目的，更好的體現實時性的數字濾波器優(yōu)勢。數字濾波器的一般設計步驟如下： 做任何工程或者設計，設計者都必須要有一個期望的指標用來限制設計范圍。幅度指標：絕對指標，它給出對幅度響應函數的要求，一般用于 FIR 濾波器的設計。一般情況下都是采用理想的數字濾波器模型，然后去逼近我們想要的目標數字濾波器參數。首先設計者設計濾波器要有一個硬性的指標，這個指標可以是直接給出最基本的數據，也有多重表現形式。 | )(eH jd ?|=???01 ??????????????16/54/0 要求通帶波紋 dBp 3??，阻帶衰減 dBs 60?? ，并用最小階數實現。 dev 的計算根據公式： Rp=20 log10 ? ??? 21 1/1 ??0 于是有 Rp=20 )]1(1/)1(1[lo g10 d e vd e v ??， ))2(log (20 d e vAs ?? 所以 dev(1)， dev(2)可以被表示出來。fs=5/16。 f=[fc， fs]。 %確定 remez 函數所需參數 hn=remez(N， fo， mo， W)。grid。)。 %畫線檢驗設計結果 line([1/4， 1/4]， [90， 5])。首先引入程序輸出的幅頻特性圖 ： （如圖 24） 圖 24在 Matlab中的程序 基于 FPGA 的 FIR 數字濾波器設計 8 圖 25 程序輸出的幅頻特性 圖 26 Impulse Response 基于 FPGA 的 FIR 數字濾波器設計 9 圖 27 Magnitude and Phase Responses 圖 28 Phase Delay 基于 FPGA 的 FIR 數字濾波器設計 10 圖 29 Pole， Zero plot 結論：從上面程序運行情況分析， 觀察 程序輸出的幅頻特性圖中橫線為 3dB， 兩條豎線分別位于頻率 π/4和 5π/16。指標如下： 高端通帶截止頻率 ?? ?ls 高端阻帶截止頻率 ?? ?lp 低端阻帶截止頻率 ?? ?up 低端通帶截止頻率 ?? ?us 通帶最大衰減 Rp=1dB 阻帶最小衰減 Rs=60dB 在這樣一個例子中，可以看到它明確的給出了 Rs=60dB 來 設置 窗函數類型和階次。 在了解了怎么選擇窗函數和計算濾波器階數之后，本論文將針對實際 FIR 數字濾波器進行研究。 wls=*pi。 %這里是在計算過渡帶寬 N=ceil(12/)。 分析給定參數，計算出濾波器的階數，頻率等等相關指標。 Analysis Tool)是 MATLAB 信號處理工具箱里專用的濾波器設計分析工具， 以上的版本還專門增加了濾波器設計工具箱 (Filter Design Toolbox)。 Design Filter部分主要分為： Filter Type(濾波器類型 )選項，包括 Lowpass(低通 )、 Highpass(高通 )、 Bandpass(帶通 )、 Bandstop(帶阻 )和特殊的 FIR 濾波器。 Frenquency Specifications 選項，可以詳細定義頻帶的各參數，包括采樣頻率 Fs 和頻帶的截止頻率。例如設計帶通濾波器時，可以定義Wstop1(頻率 Fstop1 處的幅值衰減 )、 Wpass(通帶范圍內的幅值衰減 )、 Wstop2(頻率 Fstop2 處的幅值衰減 )。本例中，首先在 Filter Type 中選擇 Bandpass；在 Design Method 選項中選擇 FIR Window，接著在 Window選項中選取 Kaiser， Beta 值為 ；指定 Filter Order 項中的 Specify order 為 38；采樣頻率 Fs=100Hz，截止頻率 Fc1=10Hz， Fc2=20Hz。 系數轉換成二進制碼： 若采用乘法器，用 1 位整數位， 1 位符號位，共 22 位定點二進制數進行運算，負數用補碼表示，由此將減法運算變成累加求和運算。 比較以上幾種類型的濾波器參數，在 給定的參數要求下，采用橢圓濾波器可以獲得最佳的幅頻響應特性，具有階數低，過渡帶窄等優(yōu)點。借助 Matlab 信號處理工具箱中函 tf2sos(Transfer function to second order section)將傳遞函數轉換為二階級聯形式。 FDAtool 設計模板及設計結果圖 這里把上面的濾波器設計參數的總體圖給出，如圖 210 圖 210 FIR 帶通濾波器總體設計參數 基于 FPGA 的 FIR 數字濾波器設計 15 程序分析部分 根據上述 FIR 低通數字濾波器的原理與濾波特性，我們在上面的軟件實踐中已經掌握了設計數字濾波器的方法并 且成功的使用 Matlab/Simulink 進行了設計和仿真。 它與電子技術、微電子技術的發(fā)展密切相關，吸收了計算機領域的大多數最新研究成果，以高性能的計算機作為工作工具，在 EDA 軟件平臺土，根據硬件描述語言 HDL 完成的設計文件，自動地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布線、仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。隨著微電子技術的發(fā)展，設計師們更愿意自己設計專用集成電路芯片，并盡可能縮短設計周期，最好是在實驗室里就能設計出合適的 ASIC 芯片，并且立即投入實際應用之中，在使用中也能比較方便的對設計進行修改。使用 FPGA器件設計數字系統(tǒng)電路的主要優(yōu)點如下 : 使用 FPGA器件，可不受標準系列器件在邏輯功能上的限制。用 FPGA器件實現數字系統(tǒng)時用的芯片數量少，從而減少芯片的使用數目，減少印刷線路板面積和印刷線路板數目，最終導致系統(tǒng)規(guī)模的全面縮減 。 期 基于 FPGA 器件的可編程性和靈活性，用它來設計一個系統(tǒng)所需時間比傳統(tǒng)方法大為縮短。 FPGA/CPLD 器件的工作速度快，一般可以達到幾百兆赫茲，遠遠大于 DPS 器件。首先，使用 FPGA 器件修改設計方便，設計周期縮短，使系統(tǒng)的研制開發(fā)費用降低 。 QuartusⅡ 及 Verilog HDL 介紹 Quartus II 屬于 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、 VerilogHDL 以及AHDL（ Altera Hardware Description Language）等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整 PLD 設計流程。對第三方 EDA 工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方 EDA 工具。 Altera 在 Quartus II 中包含了許多諸如 SignalTap II、 Chip Editor 和 RTL Viewer的設計輔助工具 ，集成了 SOPC 和 HardCopy 設計流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。該語言適合算法級，寄存器級，邏輯級，門級和版圖級等各個層次的設計和描述。VerilogHDL 的設計者想要以 C 編程語言為基礎設計一種語言，可以使工程師比較容易學習。 圖 211 11 階 FIR 濾波器 的抽頭系數和幅頻特性曲線 可見抽頭系數是奇對稱的，即： ， 。由于濾波器系數都是小數，所以我們先左移 7 位（即放大 128 倍），再用相應的移位來近似這些系數，最后經過乘加運算得到結果，對這個結果再右移 7 位（即縮小 128 倍）即可得出正確的結果。 基于 FPGA 的 FIR 數字濾波器設計 20 同時，對比程序運行結果和 MATLAB 的計算結果（如章節(jié)開頭表格所示），可知，二者結果是一致的，其中個別數據的小誤差是由于移位取代小數乘法運算帶來的誤差。 input [7:0] x。 wire[21:0] acc1， acc2， acc3， acc4， acc5， acc6， acc7， acc8， acc9， acc10， acc11， acc12，acc13， acc14， acc15， acc16， acc17。 parameter c0=21， c1=8， c2= 22， c3=34， c4=6， 基于 FPGA 的 FIR 數字濾波器設計 21 c5=34， c6=31， c7=32， c8=87， c9=32， c10=154， c11=321，