fir數(shù)字濾波器的設(shè)計開題報告-wenkub
2023-04-07 00:28:08 本頁面
【正文】 部分積累加形成最終結(jié)果，而傳統(tǒng)算法是等到所有乘積已經(jīng)產(chǎn)生之后再來相加來完成乘累加運算的。但由于一個8*8位的乘法器輸出為16位，為了得到正確的16位結(jié)果，串行輸入的二進制補碼數(shù)要進行符號位擴展，即將串行輸入的8位二進制補碼數(shù)前補8個0(對正數(shù))或8個1(對負(fù)數(shù))后才輸入乘法器。同類設(shè)計工作國內(nèi)外現(xiàn)狀、存在的問題： 在國內(nèi)外的研究中，設(shè)計FIR濾波器所涉及的乘法運算方式有：并行乘法、位串行乘法和采用分布式算法的乘法。而人耳能聽到的聲音頻率范圍為 20 Hz20 000 Hz 。語音信號頻率最高為3 400Hz，大多數(shù)的語音信號頻率都在低頻區(qū)，如果語音信號中有高頻噪聲，播放此音頻文件可以聽到正常的語音中夾雜有刺耳的鳴叫聲。并行乘法雖然速度快，同時占用的硬件資源極大。如果每一位的運算需要一個時鐘周期的話，這個乘法器需要16個時鐘周期才能計算出正確結(jié)果，這就意味著此類乘法器要完全計算出結(jié)果的延遲必將會很大。就小位寬來說，DA算法設(shè)計的FIR濾波器的速度可以顯著的超過基于MAC的設(shè)計。利用計算機的存儲器、運算器和控制器把濾波所要完成的運算編成程序通過計算機來執(zhí)行，軟件可由使用者自己編寫，也可以使用現(xiàn)成的。168。分布式算法可以很好地在FPGA(Field Programmable Gate Array)中實現(xiàn)，然而卻不能有效的在DSP處理囂中實現(xiàn)，所以采用FPGA使用分布式算法實現(xiàn)FIR數(shù)字濾波器有著很好的發(fā)展前景。但是，DA算法中的查找表的規(guī)模隨著FIR數(shù)字濾波器階數(shù)的增加呈指數(shù)增長，而且隨著濾波器系數(shù)的位數(shù)的增加，查找表的規(guī)
電大資料相關(guān)推薦
鄂ICP備17016276號-1