基于dspbuilder的fir數(shù)字濾波器的仿真設(shè)計-wenkub
2022-12-15 13:10:30 本頁面
【正文】 FIR濾波器設(shè)計任務(wù)是選擇有限長度的，使傳輸函數(shù)滿足技術(shù)要求。也可以用卷積來表示輸出序列與、的關(guān)系。 六、DSP Builder設(shè)計流程DSP Builder是一個系統(tǒng)級（或算法級）設(shè)計工具，它架構(gòu)在多個軟件工具之上，并把系統(tǒng)級和RTL級兩個設(shè)計領(lǐng)域的設(shè)計工具連接起來，最大程度發(fā)揮了兩種工具的優(yōu)勢。如圖61所示，DSP Builder設(shè)計流程第一步是在Matlab/Simulink中進行設(shè)計輸入，即在Matlab的Simulink環(huán)境中建立一個mdl模型文件，用圖形方式調(diào)用Altera DSP Builder和其它Simulink庫中的圖形模塊（Block），構(gòu)成系統(tǒng)級或算法級設(shè)計框圖（或稱Simulink設(shè)計模型）。在手動流程中，設(shè)計者可以靈活地指定綜合、適配條件。綜合器可以是SynplifyPro，也可以是LelnardoSpectrum，或者采用Altera自己的Quartus。這里產(chǎn)生的網(wǎng)表文件稱為ATOM網(wǎng)表文件（如圖61所示），主要是EDIF一種參數(shù)可設(shè)置的，并含有具體器件系列硬件特征（如邏輯宏LCs、I/O單元、乘積項、嵌入式系統(tǒng)塊ESB等）的網(wǎng)表文件。與DSP Builder可以配合使用的HDL仿真器是ModelSim。 七、利用DSP Builder設(shè)計FIR數(shù)字濾波器圖71中顯示了一個典型的直接I型4階FIR濾波器，其輸出序列滿足下列等式： （71）圖71 4階FIR濾波器結(jié)構(gòu)在這個FIR濾波器中，總共存在3個延時節(jié)，4個乘法單元，一個4輸入的加法器。（一）3階常系數(shù)FIR濾波器的設(shè)計在此用以下示例來說明整個設(shè)計過程。圖72 3階FIR濾波器圖中模塊的參數(shù)作如下設(shè)置：Xin模塊：（Altbus）庫：Altera DSP Builder中Bus Manipulation庫參數(shù)“Bus Type”設(shè)為“signed integer”參數(shù)“Node Type”設(shè)為“Input port”參數(shù)“number of bits”設(shè)為“8”Yout模塊：（Altbus）庫：Altera DSP Builder中Bus Manipulation庫參數(shù)“Bus Type”設(shè)為“signed integer”參數(shù)“Nope Type”設(shè)為“Output port”參數(shù)“number of bits”設(shè)為“8”Parallel Adder Subtractor模塊：（Parallel Adder Subtractor）庫：Altera DSP Builder中Arithmetic庫“Add（+）Sub（）”設(shè)為“++++”Delay1，Delay2，Delay3模塊：（Delay）庫： Altera DSP Builder中Storage庫參數(shù)“Depth”設(shè)為“1”參數(shù)“Clock Phase Selection”設(shè)為“1”h0模塊：（Gain）庫：Altera DSP Builder 中Arithemtic庫參數(shù)“Gain Value”設(shè)為“63”參數(shù)“Map Gain Value to Bus Type”設(shè)為“Signed Integer”參數(shù)“Gate Value number of bits”設(shè)為“8”參數(shù)“Number of Pipeline Levels”設(shè)為“0”h1模塊：（Gain）參數(shù)“Gain Value”設(shè)為“127”其余同h（0）模塊h2模塊：（Gain）參數(shù)“Gain Value”設(shè)為“127”其余同h（0）模塊h3模塊：（Gain）參數(shù)“Gain Value”設(shè)為“63”其余同h0模塊。在該模型仿真中，使用默認的仿真參數(shù)。由于通信應(yīng)用中，F(xiàn)IR濾波器處理的往往是信號流，因而，增加一個延時單元不會影響FIR濾波器處理的結(jié)果，只是系統(tǒng)延時增加了一個時鐘周期。圖76顯示的就是一個設(shè)計好的4階FIR濾波器節(jié)，與圖72的常數(shù)FIR濾波器相比，這里運用Product（乘法）模塊代替了Gain（增益）模塊。由FIR4tap模型建立子系統(tǒng)（SubSystem），并對端口信號進行修改，把子系統(tǒng)更名為fir4tap，如圖77所示。前一及的輸出端口x4接后一級x輸入端口，并附加上20個常數(shù)端口，作為FIR濾波器系數(shù)的輸入。圖79 20階直接I型FIR濾波器模型20階直接I型FIR濾波器模型中，對新增加的模塊作如下設(shè)置：xin模塊：（Altbus）庫：Altera DSP Buider中Bus Manipulation庫參數(shù)“Bus Type”設(shè)為“signed Integer”參數(shù)“Node Type” 設(shè)為“Input port”參數(shù)“number of bits”設(shè)為“9”yout模塊：（Altbus）庫：Altera DSP Buider中Bus Manipulation庫參數(shù)“Bus Type”設(shè)為“signed Integer”參數(shù)“Node Type” 設(shè)為“Output port”參數(shù)“number of bits”設(shè)為“20”X24模塊：（Altbus）庫：Altera DSP Buider中Bus Manipulation庫參數(shù)“Bus Type”設(shè)為“signed Integer”參數(shù)“Node Type” 設(shè)為“Output port”參數(shù)“number of bits”設(shè)為“9”Parallel Adder Subtractor模塊：(Parallel Adder Subtractor)庫：Altera DSP Buider中Arithmetic庫參數(shù)“Add(+)Sub()”設(shè)為“++++++”使用“Pipeline”參數(shù)“Clock Phaese Selectioon”設(shè)為“1”h0、hhhhhhhhhh1h1h1h1h1h1h1h1h1hh2h2h23模塊：（Delay）庫：Altera DSP Buider中Bus Manipulation庫參數(shù)“Bus Type”設(shè)為“signed Integer”參數(shù)“number of bits”設(shè)為“9”不過，在圖79中，對h1~h24統(tǒng)一設(shè)置了一個值：512，而實際上濾波器的系數(shù)要根據(jù)具體要求進行計算。（二）打開MATLAB的FDATOOLMATLAB集成了一套功能強大的濾波器設(shè)計工具FDATool（Filter Design amp。圖81 打開的FDATool圖82 FDATool界面（三）選擇DESIGN FILTERFDATool 界面左下側(cè)排列了一組工具按鈕，其功能分別如下所述： 濾波器轉(zhuǎn)換（TransForm Filer） 設(shè)置量化參數(shù)（Set Qu
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