【正文】 噪聲有改善作用； 6） 可以產生任意波形； 7） 全數字化實現 ,便于集成 ,體積小 ,重量輕。 DDS 的優(yōu)點與缺點 DDS 是一種全數字化的頻率合成方法。數字鑒相器、分頻器加模擬環(huán)路濾波壓控 振蕩器的混合鎖相環(huán)是目前最為普遍的 PLL 組成方式。它 是使基準信號通過脈沖形成電路來產生豐富諧波脈沖 ,隨后通過混頻 、 分頻 、 倍頻和帶通濾波器完成頻率的變換和組合 ,以產生我們需要的大量離散頻率從而實現頻率合成。 第 1 章 緒論 頻率合 成的發(fā)展 歷程 頻率合成器是電子系統(tǒng)的心臟 ,是決定電子系統(tǒng)性能的關鍵設備。 FPGA 器件作為系統(tǒng)控制的核心，其靈活的現場可更改性，可再配置能力，對系統(tǒng)的各種改進非常方便，在不更改硬件電路的基礎上還可以進一步提高系統(tǒng)的 性能。 6. 結論 五、設計應完成的圖紙 1. 系統(tǒng) 原理框圖 2. 各仿真結果圖 3. 詳細電 路原理圖和印制電路板圖 六、主要參考資料 1. DDS 芯片原版資料 2. 全國大學生電子設計競賽獲獎作品選編 北京理工大學出版社 3. CPLD 系統(tǒng)設計技術入門與應用 黃正謹 電子工業(yè)出版社 4. 公開發(fā)表的有關 DDS 技術及其實現方法的論文。 2. 本次設計基本情況概述，各單元電路和整機的工作原理說明。通過設計使 學生掌握查閱相關資料、綜合所得資料來拓寬知識面；掌握解決工程實際問題的基本方法和步驟；培養(yǎng)學生獨立思考和獨立工作的能力；熟練掌握使用計算機進行電子系統(tǒng)設計的方法和步驟。 1 畢業(yè)設計（論文）任務書 一、設計題目： 題目名稱 基于可編程邏輯器件的 DDS 設計 題目來源 二、目的和意義 正弦頻率源是現代通訊電子系統(tǒng)，測試儀器儀表，電子抗干擾系統(tǒng)實現高性能指標的關鍵技術之一，很多電子設備的功能實現都直接依賴于所用頻率源的性能，利用頻率合成技術實現頻率合成源的發(fā)展大致經歷了三個階段 [1]：直接頻率合成，鎖相式頻率合成，直接數字頻率合成。 三、設計要求 本設計有兩個方向的設計要求可選：①利用可編程邏輯器件和 EEPROM、 DAC 實現DDS 的基本功能，其中采用 EEPROM 芯片 28C64 儲存波形數據，使用 CPLD 實現的控制器和 DAC 芯片 DAC0832 完成波形周期、幅度、相位的控制，應保證輸出幅度不小于 5V（有效值）；②利用可編程邏輯器件設計 DDS 芯片 AD9834 的控制器，來實現直接 數字頻率合成。 2 3. 設計內容的硬件原理圖、程序清單、元件清單。 七、進度要求 實習階段 第 8 周（ 4 月 19 日）至第 10 周（ 5 月 8 日）共 3 周 設計階段 第 1 周（ 3 月 1 日）至第 7 周（ 4 月 17 日）共 7 周 第 11 周（ 5 月 8 日）至第 18 周（ 7 月 7 日）共 8 周 答辯日期 第 18 周（ 20xx 年 7 月 3 日） 八、其它要求 3 基于可邏輯編程器件的 DDS 設計 摘 要 直接數字頻率合成（ DDS）技術采用全數字的合成方法， 產生的信號具有頻率高、頻率切換速度快。文章給出了仿真結果，經過驗證本設計能夠達到其預期性能指標。隨著現代無線電通信事業(yè)的發(fā)展 ,移動 通訊 雷達武器和電子對抗等系統(tǒng)對頻率合成器提出越來越高的要求。 2） 鎖相頻率合成，是 應用模擬或數字鎖相環(huán)路的間接頻率合成。與直接頻率合成不同的是 ,鎖相頻率合成的系統(tǒng)分析重點放在 PLL 的跟蹤、噪聲、捕捉性能和穩(wěn)定性的研究上 ,不放在組合頻率的抑制上。 DDS 頻率合成器主要由頻率寄存器、相位累加器、波形 ROM、 D/A 轉換器和低通濾波器組成。 雖 然 DDS 有很多優(yōu)點但也有其固有的缺點： 1） 雜散抑制差這是 DDS 的一個主要特點。 3)相位噪聲與其它頻率合成器相比 ,DDS 的全數字結構使得相位噪聲不能獲得很高的指標 ,DDS的相位噪聲主要由于參考時鐘信號的性質參 考時鐘的頻率與輸出頻率之間的關系 ,以及器件本身的噪聲基底決定。此外 ,DDS 具有頻率和相位分辨率高、頻率切換速度快、易于智能控制等突出特點。 第 2 章 現場可編程門陣列（ FPGA） EDA 技術的介紹 EDA 的簡介 EDA技術是在電子 CAD技術基礎上發(fā)展起來的計算機軟件系統(tǒng) ,是指以計算機為工作平臺 ,融合了應用電子技術、計算機技術、信息處理及智能化技術的最新成果 ,進行電子產品的自動設計。它是作為專用集成電路（ ASIC） 領域中的一種半定制電路而出現的 ,既解決了定制電路 的不足 ,又克服了原有可編程器件門電路數有限的缺點。 FPGA 開發(fā)的一般流程 1） 電路設計 2） 設計輸入 3） 功能仿真 4） 綜合優(yōu) 化 5） 綜合后仿真 6） 實現與布局布線 7）實現與布局布線 8） 板級仿真與驗證 9） 芯片編程與調試 MAX+Plus II 應用簡介 概述 Max+plusⅡ 是 Altera 公司提供的 FPGA/CPLD 開發(fā)集成環(huán)境 ,Altera 是世界上最大可編程邏輯器件的供應商之一。 第 3 章 總體設計 DDS 的基本原 理 DDS 的基本原理是利用采樣定理 ,通過查表法產生波形。累加寄存器將加法器在上一個時鐘脈沖作用后所產生的新相位數據反饋到加法器的輸入端 ,以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。波形存儲器的輸出送到 D/A 轉換器 ,D/A 轉換器將數字量形式的波形幅值轉換成所要求合成頻率的模擬量形式信號。 Qualm 公司推出了DDS 系列 Q22 Q2230,其中 Q2368 的時鐘頻率為 130MHz,分辨率為 ,雜散控制為76dBc,變頻時間為 。2)高度集成化 ,無需或僅需極少的外接元件支持 ,自帶 3～ 12MHz 晶體振蕩電路 。可編程邏輯器件以其速度高、規(guī)模大、可編程 ,以及有強大 EDA 軟件支持等特性 ,十分適合實現 DDS 技術。 QuartusII 是 Altera近幾年來推出的新一代可編程邏輯器件設計環(huán)境 ,其功能更為強大。就目前流行的 EDA 工具和 VHDL 綜合器而言，將基于抽象的行為描述風格的 VHDL 程序綜合成為具體的 FPGA 和 CPLD 等目標器件的網表文件己不成問題。頻率的變化由外圍的四個按鍵開關控制 ,當按鍵值為 00001111（按鍵按下為 1） ,可實現基準頻率的 116 分頻。 ENTITY fenpinqi is PORT ( iclk : IN STD_LOGIC。 ARCHITECTURE one OF fenpinqi IS signal clk_i :std_logic。139。 END IF。 END one。 以此按鍵就能實現分頻了， 直至十六分頻 為止 。具體實現程序如下 , 頻率采集 程序： library ieee。 stop:in std_logic。 14 end selec。139。q2=0000。q6=0000。139。 if q4=1001 then q4=0000。 if q8=1001 then q8=0000。 end if。 end if。 end if。 end if。139。 tem4=q4。 tem8=q8。 num2=tem2。 num6=tem6。 程序說明：當 reset 或 start 為 1 時，計數器 q1q8 清零，然后開始計數，當秒信號計數結束標志位 stop 為 1 時停止計數，此時把當前的計數值保存到寄存器中，以備顯示用。 use 。 stop : out std_logic)。 begin process(clk,reset,start) begin if (reset=39。and start=39。event and clk=39。 else q=q+1。 end if。 程序說明： reset 為復位信號， start 為另一次秒信號的開始標志。 程序生成模塊 下圖所示 43： 生成的 頻率采集模塊： 生成的 秒信號模塊： 圖 43 頻率采集模塊時序仿真圖 如圖 44： 16 圖 44 A 說明 ： 由圖可知， 當 stop 置 1 時， num1 至 num8 就會把脈沖個數送 進寄存器，而當 stop為 0 時，內部計數， 此時寄存器內保存的是上一個秒內的計數值 。并采集當前計數 值。 由于 設計 中采用了閃爍點亮 二極管的方式 ,所以還需要對位選進行處理。 use 。 numb:out std_logic_vector(3 downto 0)。 signal tem: std_logic。139。 when 011 =temp=num4。 when 111 =temp=num8。 tem=39。 numb=temp。 圖 46 說明：隨著脈沖的到來，可以實現位選信號 sec 從 0 到 7 的變化， sec 的變化經譯碼器可產生只有一位為零的低電平信號。 use 。 end。 when 0010 =tem=10100100。 when 0110 =tem=10000011。 when others=null。 end architecture。 相位累加程序 library ieee。 entity xiaweiadd is port(clk:in std_logic。 begin process(clk) begin if (clk39。 end if。 生成模塊圖 程序說明：此時的頻率為基準頻率分頻后的頻 率，當一個頻率脈沖到來時相位加 1，并時時把相位值輸出。 use 。 end。 when 03=dd4= when 07=dd4=226。 when 11=dd4=188。 when 15=dd4=140。 when 19=dd4=90。 when 23=dd4=47。 when 27=dd4=15。 when 31=dd4=1。 when 35=dd4=5。 22 when 39=dd4=29。 when 43=dd4=67。 when 47=dd4=115。 when 51=dd4=176。 when 55=dd4=218。 when 59=dd4=245。 when 63=dd4=255。 end architecture。 說明： q 值隨著脈沖的到來實現 063 之間的循環(huán)變化， dd4（所產生信號的幅度）根據q 的變化而變化，產生所需要的波形。 ILE：輸入寄存器允許 ,高電平有效。 WR2：寫信號 2,低電平有效。 Vcc：是源電壓（ +5~+15V）。如圖 52 它由倒 T 型 R2R 電阻網絡、模擬開關、運算放大器和參考電壓 VREF 四大部分組成。 DAC 與 FPGA 的連接 1） DAC0832 接口電路原理圖 (如圖 53)， 2） FPGA 與 DAC0832 接口電路設計 （ 1） IO3 3 3 4 4 4 43 和 40 向 DAC0832 的數據輸入口（ DI0~DI7）輸送數據 。 圖 53 27 濾波電路 濾波電路原理圖 圖中 R1=R2=10kΩ， C=100PF， 由公式：可算得低通濾波器的截止頻率為 160KHZ。 如圖 56 可知， S1 與 IO37 連接， S2 與 IO34 連接， S3與 IO35 連接， S4 與 IO32 連接。 電路圖如下： 圖 56 顯示 電路 數碼管的工作原理 29 圖 57 從圖 57 中可以看出， 7 段熒光數碼 管有公共的地，即 7 個發(fā)光二極管的負極全部連接在了一起，只要給想點亮的二極管高電平就可以使其發(fā)光。通常將這 7 個獨立的二極管做成 a、 b、 c、 d、 e、 f、 g 這 7 個筆劃 。 位選信號的譯碼（ 38 譯碼器） 74LS138 管腳圖 :